專利名稱：具有溝槽邊緣終端的半導體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及功率半導體元件，尤其是分別具有垂直邊緣終端或臺面邊緣終端的功率半導體元件。
背景技術(shù)：
諸如功率二極管、功率M0SFET、功率IGBT或功率晶閘管之類的功率半導體器件設(shè)計為承受高阻斷電壓。這些功率器件包括在P摻雜半導體區(qū)域和η摻雜半導體區(qū)域之間形成的ρη結(jié)。當ρη結(jié)反向偏置時，元件阻斷或者關(guān)閉。在這種情況下，耗盡區(qū)域或空間電荷區(qū)在P摻雜和η摻雜區(qū)域中傳播。通常，這些半導體區(qū)域中的一個比這些半導體區(qū)域中的另一個更輕地摻雜，使得耗盡區(qū)域主要在較輕摻雜的區(qū)域中延伸，較輕摻雜的區(qū)域主要支持了施加在ρη結(jié)兩端的電壓。支持阻斷電壓的半導體區(qū)域在二極管或晶閘管中被稱為基極區(qū)域，且在MOSFET或IGBT中被稱為漂移區(qū)。ρη結(jié)支持高電壓的能力由雪崩擊穿現(xiàn)象限制。當施加在ρη結(jié)兩端的電壓增加時， 形成ρη結(jié)的半導體區(qū)域中的電場增加。該電場導致半導體區(qū)域中存在移動載流子的加速。 由于電場，當電荷載流子加速使得它們通過碰撞電離產(chǎn)生電子空穴對時，發(fā)生雪崩擊穿。碰撞電離產(chǎn)生的電荷載流子產(chǎn)生新的電荷載流子，使得存在倍增效應(yīng)。在雪崩擊穿的開始，相當大的電流反向地流經(jīng)ρη結(jié)。雪崩擊穿開始的電壓被稱為擊穿電壓。雪崩擊穿開始的電場被稱為臨界電場。臨界電場的絕對值主要依賴于用于形成ρη 結(jié)的半導體材料的類型，且還較小地依賴于較輕摻雜的半導體區(qū)域的摻雜濃度。臨界電場是針對在垂直于電場的場強向量的方向中具有無限尺寸的半導體區(qū)域定義的理論值。然而，功率半導體元件具有被橫向方向的邊緣表面終止的有限尺寸的半導體本體。由于諸如邊緣表面處的晶格的缺陷之類的不同原因，與遠離邊緣表面的內(nèi)部區(qū)域相比，元件的擊穿電壓在靠近邊緣表面的邊緣區(qū)域減小。與內(nèi)部區(qū)域相比，為了補償邊緣區(qū)域中的減小的擊穿電壓，已知邊緣終端用于減小該區(qū)域中的電場。已知不同類型的邊緣終端。所謂的垂直邊緣終端或臺面終端分別包括特定幾何形狀的邊緣表面或邊緣表面上的鈍化層。傾斜邊緣終端具有傾斜的邊緣表面。傾斜邊緣終端在減小具有圓形半導體本體的半導體元件的邊緣區(qū)域中的電場方面是尤其有效的。這是當元件的半導體本體對應(yīng)于完整晶片的情況。然而，當半導體本體具有矩形形式時，比如通過將晶片分別分割成若干半導體本體或管芯得出的矩形形式時，可能發(fā)生與邊緣區(qū)域中減小的擊穿電壓相關(guān)的問題。因此，對于用于半導體元件、尤其是具有矩形幾何形狀的半導體本體的半導體元件的改善的邊緣終端存在需要。

發(fā)明內(nèi)容
第一方面涉及一種半導體元件，其包括半導體本體，該半導體本體具有第一表面和第二表面且具有內(nèi)部區(qū)域和邊緣區(qū)域。在半導體本體中，位于第一導電類型的第一半導體區(qū)域和第二導電類型的第二半導體區(qū)域之間的pn結(jié)在內(nèi)部區(qū)域中在半導體本體的橫向方向延伸。而且，第一溝槽在邊緣區(qū)域中從第一表面延伸到半導體本體中。溝槽具有彼此相對布置且相對于半導體本體的垂直方向傾斜的側(cè)壁。


現(xiàn)在將參考附圖解釋示例。附圖用于說明基本原理，所以僅描述理解基本原理所必須的方面。附圖未按比例繪制。在附圖中，相同的參考符號表示相似的特征。圖1說明根據(jù)第一實施例穿過垂直半導體元件的垂直截面圖； 圖2說明根據(jù)第二實施例穿過垂直半導體元件的垂直截面圖3說明半導體元件的實施例的半導體本體的第一表面上的頂視圖； 圖4說明當根據(jù)圖1的半導體元件的pn結(jié)反向偏置時元件的邊緣區(qū)域中的電場的等位線；
圖5說明當根據(jù)圖2的半導體元件的pn結(jié)反向偏置時元件的邊緣區(qū)域中的電場的等位線；
圖6說明根據(jù)另一實施例穿過垂直半導體元件的截面圖； 圖7說明穿過實現(xiàn)為二極管的半導體元件的垂直截面圖； 圖8說明穿過實現(xiàn)為MOS晶體管的半導體元件的垂直截面圖； 圖9說明穿過實現(xiàn)為晶閘管的半導體元件的垂直截面圖； 圖10說明穿過實現(xiàn)為反向阻斷(RB) IGBT的半導體元件的垂直截面圖； 圖11包括圖IlA至11C，說明用于在半導體本體中形成具有傾斜側(cè)壁的溝槽的方法的實施例。
具體實施例方式圖1和2示意性說明了垂直半導體元件、尤其是功率半導體元件。半導體元件包括半導體本體或半導體層100，該半導體本體或半導體層I00具有彼此相對布置且彼此基本平行的第一表面101和第二表面102。圖1示出在垂直于第一和第二表面101、102的剖面中穿過半導體本體100的垂直截面圖。半導體本體100還包括內(nèi)部區(qū)域111和外部區(qū)域或邊緣區(qū)域112，邊緣區(qū)域112布置在內(nèi)部區(qū)域111和邊緣表面103之間。邊緣表面103在第一和第二表面101、102之間延伸且在橫向方向終止半導體本體100，而第一和第二表面 101、102在垂直方向終止半導體本體100。“垂直方向”是垂直于第一和第二表面101、102 的方向，而“橫向方向”或“水平方向”垂直于垂直方向。根據(jù)一個實施例，邊緣表面103是垂直表面，即，垂直于第一和第二表面101、102延伸的表面。然而，這僅是示例。邊緣表面 103也可以是傾斜的。與本公開相關(guān)聯(lián)的術(shù)語“表面”用于終止半導體本體100的那些平面。在這種關(guān)聯(lián)中，應(yīng)當提及，術(shù)語表面還用于在元件完成之后在元件中被其他層覆蓋的表面，比如電極層、鈍化層等。然而，這些附加層沒有在圖1和2中說明。圖1和2僅說明半導體元件的截面的一部分，即，包括半導體本體100的一個側(cè)面上的邊緣區(qū)域112且僅包括一部分內(nèi)部區(qū)域111的部分。在這種關(guān)聯(lián)中，應(yīng)當提及，在水平平面中，內(nèi)部區(qū)域111的面積通常大于邊緣區(qū)域112的面積。一般而言，希望相對于半導體本體100的總面積最小化邊緣區(qū)域112的面積。參考圖1和2，半導體元件還包括在半導體本體100的內(nèi)部區(qū)域111中的橫向或水平平面中延伸的Pn結(jié)10。pn結(jié)10是第一導電類型的第一半導體區(qū)域11和第二導電類型的第二半導體區(qū)域21之間的結(jié)。根據(jù)第一實施例，第一半導體區(qū)域11是ρ摻雜區(qū)域且第二半導體區(qū)域21是η摻雜區(qū)域。根據(jù)第二實施例，第一半導體區(qū)域11是η摻雜區(qū)域且第二半導體區(qū)域21是ρ摻雜區(qū)域。在半導體本體100的垂直方向，第一半導體區(qū)域11布置在第一表面101和第二半導體區(qū)域21之間。在圖1和2中說明的實施例中，第一半導體區(qū)域11毗鄰第一表面111。 然而，這僅是示例。第一半導體區(qū)域也可以布置為在垂直方向遠離第一表面101。根據(jù)一個實施例，第二半導體區(qū)域21比第一半導體區(qū)域11更輕地摻雜。第一半導體區(qū)域11的摻雜濃度例如處于lE16cm_3 (=1 · IO1W3)至lE21cnT3的范圍。第二半導體21的摻雜濃度例如處于5E21cnT3 (=5 · IO21CnT3)至lE16cnT3的范圍。半導體元件還包括具有至少一個溝槽31的邊緣終端，該溝槽31開始于第一表面 101，在垂直方向延伸到半導體本體100內(nèi)。至少一個溝槽31包括彼此相對布置的第一側(cè)壁32和第二側(cè)壁33。這些側(cè)壁是傾斜側(cè)壁且相對于水平方向具有45°至55°的傾斜角。參考圖1，至少一個溝槽31可以包括V形截面。在這種情況下，第一和第二側(cè)壁 32和33在溝槽31的底部彼此毗鄰。參考圖2，至少一個溝槽31還可以具有梯形截面。在這種情況下，至少一個溝槽31包括底面34，該底面與相對側(cè)上的第一和第二側(cè)壁毗鄰。至少一個溝槽31布置為在半導體本體100的橫向方向遠離邊緣表面103。在下文中，邊緣表面103和溝槽31之間的半導體本體的區(qū)域?qū)⒈环Q為臺面區(qū)域121。溝槽31的第一側(cè)壁32是位于內(nèi)部區(qū)域111的方向的側(cè)壁，而溝槽31的第二側(cè)壁33是毗鄰臺面區(qū)域 121的側(cè)壁?？蛇x地，半導體元件還包括至少覆蓋至少一個溝槽31的第一和第二側(cè)壁32、33以及底面34 (如果存在)或者完全填充至少一個溝槽31的鈍化層41。可選地，鈍化層41還覆蓋臺面區(qū)域121上的第一表面101。鈍化層41例如是氧化物層、氮化物層或非晶層，諸如DLC層(DLC=類金剛石(Diamond Like Carbon))、含氫非晶碳層(aC:H)或含氫非晶硅層 (aSi:H)或者含氫非晶碳化硅GSix(Vx = H)層。為了實現(xiàn)半導體本體100，可以使用諸如硅(Si)、碳化硅(SiC)、氮化鎵(GaN)之類的任意合適的半導體材料。半導體本體100是單晶半導體本體。根據(jù)一個實施例，半導體本體100具有第二導電類型的基本摻雜，摻雜濃度對應(yīng)于第二半導體區(qū)域21的摻雜濃度。 在這種情況下，半導體本體的具有基本摻雜濃度的那些區(qū)域形成第二半導體區(qū)域，而通過向半導體本體100注入或擴散摻雜劑產(chǎn)生諸如第一半導體區(qū)域11的其他半導體區(qū)域。至少一個溝槽31以及溝槽31和邊緣表面103之間的臺面區(qū)域121形成半導體元件的邊緣終端。像常規(guī)邊緣終端一樣，該邊緣終端幫助減小邊緣區(qū)域中的電場的最大場強。 這種電場在pn結(jié)10反向偏置時發(fā)生。下面參考此處的圖4和5解釋該邊緣終端的功能性。pn結(jié)10可以延伸到溝槽31的第一側(cè)壁32。在這種情況中，第一和第二半導體區(qū)域11、21在橫向方向均延伸到第一側(cè)壁32。然而，可選地，屬于第一導電類型且比第一半導體區(qū)域11更輕摻雜的第三半導體區(qū)域12布置在第二半導體區(qū)域21和第二側(cè)壁32之間。 可選地，該第三半導體區(qū)域還沿著第二側(cè)壁33和底面34 (如果存在)延伸。第三半導體區(qū)域12的摻雜劑量被選擇為使得摻雜劑量低于突破(breakthrough)電荷，對于硅而言，該突破電荷約為1. 4E12cnT3。摻雜劑量是在分別垂直于第一和第二表面32、33的方向第三半導體區(qū)域12中的摻雜濃度的積分。不像第一半導體區(qū)域11，第二半導體區(qū)域21不局限為內(nèi)部區(qū)域，而是在橫向方向中也延伸到邊緣區(qū)域112且環(huán)繞溝槽31。臺面區(qū)域121的主要部分由第二半導體區(qū)域21 形成。根據(jù)一個實施例，臺面區(qū)域中的半導體元件包括第二導電類型的溝道停止器區(qū)域22。 溝道停止器22區(qū)域可以在橫向方向從溝槽31的第二側(cè)壁33延伸到邊緣表面103且比第二半導體區(qū)域21更高地摻雜。溝道停止器區(qū)域的摻雜濃度例如處于lE17cm_3至lE21cm_3 的范圍。溝道停止器區(qū)域的深度(垂直方向的尺度)例如處于5 μ m至10 μ m的范圍。至少一個溝槽31在垂直方向不完全穿過半導體本體100延伸，不完全穿過第二半導體區(qū)域21延伸。根據(jù)一個實施例，溝槽31的最大深度dl例如處于半導體本體100垂直方向的厚度d2的30%至80%之間，且尤其處于其40%至70%之間。根據(jù)第二實施例，溝槽 31的最大深度例如處于第二半導體區(qū)域21垂直方向的厚度的30%至80%。該第二備選在這些情況下是尤其有效的除了形成有第一和第二半導體區(qū)域11、21的半導體層之外，半導體本體100還包括半導體襯底(未示出)，該半導體層布置在半導體襯底上且半導體襯底明顯比該半導體層厚。這種半導體層尤其可以是外延層。第二半導體區(qū)域21的摻雜濃度通常明顯低于第一半導體區(qū)域11的摻雜濃度。當 pn結(jié)反向偏置時，空間電荷區(qū)域或耗盡區(qū)域主要在第二半導體區(qū)域21中傳播。為了“停止” 與該耗盡區(qū)域相關(guān)的電場，元件可選地包括第二導電類型的場停止區(qū)域23。場停止區(qū)域23 在遠離第一半導體區(qū)域側(cè)毗鄰第二半導體區(qū)域21。場停止區(qū)域23具有比第二半導體區(qū)域高的摻雜濃度。場停止區(qū)域的摻雜濃度例如處于IEHcm3至lE16cm_3的范圍。場停止區(qū)的厚度(垂直尺度)例如處于10 μ m至20 μ m的范圍且可以高達50 μ m。圖3示意性說明半導體本體100的第一表面101上的頂視圖。參考圖3，半導體本體具有矩形幾何形狀、尤其是正方形幾何形狀。至少一個溝槽31可以完全沿著邊緣表面 103延伸，使得至少一個溝槽31完全環(huán)繞內(nèi)部區(qū)域。具有矩形幾何形狀的半導體本體100 的使用僅是示例。也可以使用諸如圓形幾何形狀的任意其他幾何形狀的半導體本體100。 圖1和2說明的截面圖是圖3說明的剖面A-A中的截面圖。該剖面A-A垂直于溝槽31的縱向方向延伸。由至少一個溝槽31和臺面區(qū)域121形成的邊緣終端的功能是在pn結(jié)的偏置方向倒置時減小半導體本體100的邊緣區(qū)域112中的電場強度，使得耗盡區(qū)域在第二半導體區(qū)域21中延伸。將參考圖4和5解釋這一操作原理。在這些圖中，說明了當反向偏置圖1和 2的元件中的pn結(jié)10時出現(xiàn)的電場的等位線。圖4和5中的說明基于計算機模擬。用于模擬目的，半導體本體100被細分為多個水平半導體切片。由于這一原因，溝槽31的側(cè)壁在圖4和5中看上去是臺階狀的。實際上，溝槽31的側(cè)壁具有平坦的表面。參考圖4和5，等位線基本在半導體本體的內(nèi)部區(qū)域111中水平延伸。等位線在溝槽31中離開半導體本體100，其中最大場強在溝槽的底部發(fā)生。這是當施加到pn結(jié)的反向電壓達到最大值時元件中的第一電壓擊穿發(fā)生的區(qū)域。參考圖4和5，當pn結(jié)10反向偏置時，電場不延伸或不明顯延伸到臺面區(qū)域121內(nèi)，S卩，臺面區(qū)域121沒有電場。電場到臺面區(qū)域121內(nèi)的延伸被沿著第二側(cè)壁33在臺面區(qū)域121中積累的電荷部分地或完全阻止。當?shù)谝话雽w區(qū)域11被P摻雜且第二半導體區(qū)域21被η摻雜時，這些電荷是正電荷(空穴)。這些電荷例如通過熱電荷載流子的產(chǎn)生形成。在常規(guī)方式中，可以通過在第一和第二半導體區(qū)域11、21之間施加合適的電壓反向偏置Pn結(jié)，其中該電壓在第一半導體區(qū)域11被ρ摻雜且第二半導體區(qū)域21被η摻雜時是負電壓，且在第一半導體區(qū)域11被η摻雜且第二半導體區(qū)域21被ρ摻雜時是正電壓。臺面區(qū)域的電勢對應(yīng)于當反方向偏置ρη結(jié)時施加到第二半導體區(qū)域21的電勢。基于具有ρ型半導體區(qū)域11的半導體元件獲得圖4和5中說明的模擬結(jié)果，其中 P型半導體區(qū)域11的表面摻雜濃度為1E17CHT3，第一半導體區(qū)域11向垂直方向延伸6 μ m， 且第二半導體區(qū)域21的摻雜濃度約為8E13cm_3。如果元件包括場停止區(qū)域，則為了反向偏置ρη結(jié)，在該場停止區(qū)域23和第一半導體區(qū)域11之間施加反向偏置電壓。模擬基于具有該場停止區(qū)域23的半導體本體100，其中該場停止區(qū)域23的摻雜濃度約為1.3EHcm3，且深度(垂直方向的尺度)為ΙΟμπι。在模擬中溝道停止器區(qū)域22具有約IElScnT3的摻雜濃度和約6 μ m的垂直尺度(厚度)。在模擬中，半導體本體100的厚度d2是125 μ m且溝槽31的深度為80 μ m,其等于半導體本體100的厚度d2的64%。該模擬揭示，在該特定示例中ρη結(jié)的阻斷電壓能力約處于1400V至1700V的范圍。該電壓阻斷能力低于當使用垂直邊緣終端(未示出)時在元件的內(nèi)部區(qū)域111中獲得且可以理論地在邊緣區(qū)域112中獲得的約1800V的電壓阻斷能力。“垂直邊緣終端”是ρη結(jié)延伸到半導體本體的邊緣表面(圖4和5中的103)的邊緣終端。在具有垂直邊緣終端的元件中，在尤其沿著邊緣表面的邊緣區(qū)域中也存在電場。尤其是，在沿著半導體元件(像功率半導體元件)的邊緣表面103的邊緣區(qū)域中，可以存在寄生電荷。這些電荷可以源自封裝元件之后包圍半導體本體100的模子(未示出)，或源自可以用于將半導體本體100安裝到載體(未示出)的焊料。當這些電荷受電場支配時， 它們可以負面地影響元件的電壓阻斷能力，且例如可以導致電壓阻斷能力隨時間減小。圖1和2中說明的邊緣終端防止這種寄生電荷的負面影響，因為電場在溝槽31的區(qū)域中停止，使得沿著邊緣表面103存在的寄生電荷不受該電場支配。沿著溝槽31的第二側(cè)壁33積累的電荷載流子可以是熱產(chǎn)生的電荷載流子。然而，電荷載流子的這種熱產(chǎn)生花費一些時間，效果是，元件到達最大電壓阻斷能力將花費一些時間。當?shù)诙雽w區(qū)域21被η摻雜時諸如空穴的供應(yīng)電荷載流子可以通過在臺面區(qū)域121中提供電荷載流子源而被加速。這種電荷載流子源可以是布置在溝槽31和邊緣表面103之間的臺面區(qū)域121中的第一導電類型的另外的區(qū)域14，其經(jīng)由導體51與溝道停止器22短路。導體51例如是金屬或高摻雜的多晶硅。該半導體區(qū)域14用作電荷載流子源且布置在溝槽31和溝道停止器22之間，其中溝道停止器22在水平方向延伸到邊緣表面 103。當元件操作時，溝道停止器22的電勢對應(yīng)于第二表面102的區(qū)域中的第二半導體區(qū)域21的電勢。當ρη結(jié)10通過在第一和第二半導體區(qū)域11、21之間施加電壓而反向偏置時，與溝道停止器相連的半導體區(qū)域14立即向臺面區(qū)域121發(fā)射沿著溝槽31的第二側(cè)壁 33積累的ρ型電荷載流子(空穴)，而不像熱產(chǎn)生的情況具有明顯的時間延時。具有溝槽31以及溝槽31和邊緣表面103之間的臺面區(qū)域121的邊緣終端可以在具有至少一個ρη結(jié)的任意種類的垂直半導體元件中實現(xiàn)，諸如在二極管、MOS或雙極晶體管、IGBT或晶閘管中實現(xiàn)。
圖7說明實現(xiàn)為二極管的垂直半導體元件的實施例。在該半導體元件中，第一半導體區(qū)域11形成二極管的第一發(fā)射極，比如P發(fā)射極，且第二半導體區(qū)域21形成基極區(qū)域，比如η基極。二極管還包括屬于第二導電類型且比基極區(qū)域21更高摻雜的第二發(fā)射極區(qū)域124?；鶚O區(qū)域21布置在第一和第二發(fā)射極區(qū)域11、1Μ之間。可選的場停止區(qū)域23 布置在基極區(qū)域21和第二發(fā)射極區(qū)域IM之間。第一發(fā)射極區(qū)域11被第一電極152接觸，且第二發(fā)射極區(qū)域IM被第二電極153 接觸。當?shù)谝话l(fā)射極區(qū)域11被ρ摻雜時，第一電極152形成陽極A且第二電極153形成二極管的陰極K。圖8說明實現(xiàn)為MOS晶體管的垂直半導體元件。在該元件中，第一半導體區(qū)域11 形成本體區(qū)且第二半導體區(qū)域21形狀漂移區(qū)。在η型MOS晶體管中，本體區(qū)11被ρ摻雜且漂移區(qū)21被η摻雜，在ρ型MOS晶體管中，本體區(qū)11被η摻雜且漂移區(qū)21被ρ摻雜。MOS 晶體管還包括通過本體區(qū)11與漂移區(qū)21分離的第二導電類型的至少一個源極區(qū)域225。 具有柵電極61和柵極電介質(zhì)62的柵極控制結(jié)構(gòu)與本體區(qū)11相鄰布置且從源極區(qū)225延伸到部分漂移區(qū)21。在圖8中說明的實施例中，柵電極61是布置在第一表面101上的平面電極。然而，這僅是一個示例，也可以應(yīng)用諸如溝槽電極的其他類型的柵電極。MOS晶體管可以包括具有多個相同結(jié)構(gòu)的單元狀結(jié)構(gòu)，每個結(jié)構(gòu)包括源極區(qū)225和柵電極61或部分柵電極。MOS晶體管還包括比漂移區(qū)域21更高摻雜的第二導電類型的漏極區(qū)域224。漂移區(qū)域21布置在本體區(qū)域11和漏極區(qū)域2Μ之間。可選的場停止區(qū)域23布置在漂移區(qū)域 21和漏極區(qū)域2Μ之間。MOS晶體管可以實現(xiàn)為MOSFET或IGBT。在MOSFET中，漏極區(qū)域2 與漂移區(qū)域 21具有相同的摻雜類型。在IGBT中，漏極區(qū)域2M與漂移區(qū)域21互補摻雜。該漏極區(qū)域 224在IGBT中也被稱為發(fā)射極區(qū)域。在IGBT的情況中，漏極區(qū)域2M可以包括旁路(未示出)，在旁路處，漂移區(qū)21可以接觸漏電極。這些旁路也已知為漏極或發(fā)射極短路。以這種方式，獲得反向傳導(RC)的IGBT。這是僅可以在正向中(即當在漏極D和源極S之間施加正電壓時)阻斷電壓的IGBT。MOS晶體管還包括用作為源電極且接觸源極區(qū)域225和本體區(qū)域11的第一電極 252以及用作漏電極且接觸漏極區(qū)域225的第二電極253。圖9說明穿過實現(xiàn)為晶閘管的半導體元件的垂直截面圖。在該晶閘管中，第一半導體區(qū)域11形成晶閘管的第一基極區(qū)域，諸如P基極，第二半導體區(qū)域21形成晶閘管的第二基極區(qū)域，諸如η基極。第一基極區(qū)域11被控制電極邪4接觸。該元件還包括被第一電極352接觸的第二導電類型的第一發(fā)射極區(qū)域325以及第一導電類型且被第二電極353接觸的第二發(fā)射極區(qū)域324。第一基極區(qū)域11布置在第一發(fā)射極區(qū)域25和第二基極區(qū)域21 之間，第二基極區(qū)域21布置在第一基極區(qū)域11和第二發(fā)射極區(qū)域3Μ之間。在該元件中， 第一電極352形成陰極端子，第二電極353形成端子，第二電極353形成陽極端子，且控制電極形成柵極端子。圖10說明根據(jù)另一實施例穿過反向阻斷(RB)的IGBT的截面圖。RB IGBT具有兩個ρη結(jié)位于本體區(qū)11和漂移區(qū)21之間的第一 ρη結(jié)10 ；以及分別位于漂移區(qū)21或場停止區(qū)23與漏極區(qū)2Μ之間的第二 ρη結(jié)。因而，不存在漏極短路。除了其邊緣區(qū)域112之外，該IGBT的結(jié)構(gòu)對應(yīng)于作為參考的圖8中說明的MOS晶體管的結(jié)構(gòu)。通常，IGBT的漂移區(qū)21被η摻雜且本體區(qū)11和漏極區(qū)2Μ被ρ摻雜。在這種情況中，當在漏極D和源極S之間施加正電壓時，第一 ρη結(jié)被反向偏置，當在源極S和漏極D 之間施加正電壓時，第二 ρη結(jié)被反向偏置。這種元件的邊緣終端包括具有側(cè)壁31、32的溝槽31以及沿著至少第一側(cè)壁32的可選的第三半導體區(qū)域12。邊緣終端還包括布置在第一溝槽31和邊緣表面103之間且還從第一表面101延伸到半導體本體中的第二溝槽35。關(guān)于第二溝槽35的幾何形狀和尺寸， 參考溝槽31給出的解釋相應(yīng)地應(yīng)用于第二溝槽35。兩個溝槽31、35可以具有相同的幾何形狀和深度，或者在幾何形狀或深度方面有所不同?？蛇x地，第二溝槽35用鈍化層42填充或者至少其側(cè)壁被鈍化層42覆蓋。在水平方向，第一溝槽31和第二溝槽35布置為彼此遠離，其中溝道停止器區(qū)域22 沿著第一表面101布置在第一和第二溝槽31、35之間?？蛇x地，存在至少一個半導體區(qū)域 14，其用作布置且經(jīng)由導體51連接到溝道停止器區(qū)域22的電荷載流子源。第二溝槽布置為遠離邊緣表面103，其中第一導電類型的另外的區(qū)域15沿著第一表面布置在第二溝槽35和邊緣表面103之間。該另外的區(qū)域15與元件的邊緣區(qū)域中的第二半導體區(qū)域21形成ρη結(jié)。該區(qū)域15的摻雜濃度例如處于第一半導體區(qū)域11的摻雜濃度范圍內(nèi)，該第一半導體區(qū)域11與第二半導體區(qū)域21 —起形成第一 ρη結(jié)10。溝道停止器區(qū)域15通過沿著邊緣表面103在漏極區(qū)域2Μ和溝道停止器區(qū)域15之間延伸的第二導電類型的連接區(qū)域16連接到漏極區(qū)域224。該區(qū)域16的摻雜劑量例如至少對應(yīng)于擊穿電荷或明顯高于擊穿電荷。當?shù)诙?ρη結(jié)反向偏置時，連接區(qū)域16保持溝道停止器區(qū)域15和沿著邊緣表面103的區(qū)域處于漏極區(qū)域224的電勢。具有環(huán)繞或毗鄰半導體區(qū)域的第一和第二溝槽31、35形成兩個邊緣終端第一邊緣終端，具有在第一 ρη結(jié)10反向偏置時“激勵” (active)的第一溝槽31 ；以及第二邊緣終端，具有在第二 Pn結(jié)反向偏置時“激勵”的第二溝槽35。圖10中說明的具有兩個溝槽31、35的邊緣終端不限制為與RB IGBT結(jié)合使用，而是可以與諸如GTO或晶閘管之類的包括兩個ρη結(jié)的任意半導體元件結(jié)合使用。在圖7至9中說明的元件中，布置在半導體本體100的第二表面102處的高摻雜半導體區(qū)域，即圖7的二極管中的第二發(fā)射極124、圖8的MOS晶體管中的漏極區(qū)224以及圖 9的晶閘管中的第二發(fā)射極324，可以是通過經(jīng)由第二表面102向半導體本體100擴散或注入摻雜劑獲得的擴散或注入半導體區(qū)域。在這種情況中，半導體本體100可以具有對應(yīng)于第二半導體區(qū)域21的摻雜的基本摻雜，其中其他半導體區(qū)域通過向半導體本體100擴散和 /或注入摻雜劑產(chǎn)生。根據(jù)另一實施例，這些半導體區(qū)域124、224、3Μ實現(xiàn)為半導體襯底， 外延層布置在半導體襯底上，在該外延層中布置靠近第一表面101的第二半導體區(qū)域21和其他半導體區(qū)域。將參考圖IlA至IlC說明用于產(chǎn)生上面解釋的邊緣終端的第一溝槽31的方法。該方法當然也可應(yīng)用于產(chǎn)生第二溝槽35。參考圖11Α，該方法包括在半導體本體100的第一表面101上提供掩膜200。該掩膜在要產(chǎn)生溝槽的位置具有開口 201。開口 201的寬度d3限定了第一表面101處的溝槽的寬度。
參考圖11B，然后使用堿蝕刻劑(比如具有酒精添加劑的TMAH)蝕刻半導體本體 100。蝕刻劑被選擇為使得它蝕刻半導體本體的半導體晶體的這種晶面其相對于第一表面以45°至55°的傾斜角傾斜延伸。根據(jù)一個實施例，半導體本體100由硅制成，第一表面 101對應(yīng)于<100>晶面，第一和第二表面對應(yīng)于<110>或<111>晶面。根據(jù)掩膜200或開口的對準蝕刻<110>晶面或<111X111〉晶面。如果掩膜沿晶向?qū)?，則蝕刻<110>晶面，且如果掩膜相對于晶向以45°對準，則蝕刻<111>晶面。蝕刻<110>晶面導致側(cè)壁31、32的 45°的傾斜角，蝕刻<111>晶面導致側(cè)壁32、33的54.7°的傾斜角。圖IlB說明在半導體本體暴露于蝕刻劑一段時間之后半導體本體100的截面圖。 此時，側(cè)壁32、33的上部已經(jīng)被蝕刻。溝槽的深度可以通過選擇蝕刻時間調(diào)節(jié)。當側(cè)壁32、 33在溝槽31的底部彼此毗鄰時，蝕刻過程自動停止，使得形成V形溝槽。這在圖IlC中說明。當蝕刻過程在側(cè)壁彼此毗鄰之前停止時，獲得具有傾斜側(cè)壁32、33和底面的溝槽?？梢栽谛纬砂雽w元件的內(nèi)部區(qū)域111中的半導體區(qū)域之前或者在形成這些半導體區(qū)域之后蝕刻溝槽35。例如在形成溝槽31之后通過向半導體本體100注入和/或擴散摻雜劑形成沿著溝槽側(cè)壁32、33的第三半導體區(qū)域12。最后，應(yīng)當指出，參考一個實施例解釋的特征也可以與其他實施例的特征組合。
權(quán)利要求
1.一種半導體元件，包括半導體本體，該半導體本體具有第一表面和第二表面并具有內(nèi)部區(qū)域和邊緣區(qū)域；pn結(jié)，該pn結(jié)位于第一導電類型的第一半導體區(qū)域和第二導電類型的第二半導體區(qū)域之間，該pn結(jié)在內(nèi)部區(qū)域中在半導體本體的橫向方向上延伸；第一溝槽，該第一溝槽從邊緣區(qū)域中的第一側(cè)延伸到半導體本體內(nèi)，其中該溝槽具有彼此相對布置且相對于半導體本體的水平方向傾斜的側(cè)壁。
2.根據(jù)權(quán)利要求1所述的半導體元件，其中該半導體本體還包括邊緣表面，其中該溝槽布置為遠離該邊緣表面。
3.根據(jù)權(quán)利要求1所述的半導體元件，其中至少該第一和第二半導體區(qū)域的第一半導體區(qū)域在橫向方向延伸到該第一溝槽。
4.根據(jù)權(quán)利要求1所述的半導體元件，其中該溝槽是V形的。
5.根據(jù)權(quán)利要求1所述的半導體元件，其中該第二半導體區(qū)域在橫向方向延伸超過該第一溝槽。
6.根據(jù)權(quán)利要求5所述的半導體元件，其中第一導電類型的第三半導體區(qū)域布置在該第二半導體區(qū)域和該第一溝槽之間。
7.根據(jù)權(quán)利要求6所述的半導體元件，其中該第三半導體區(qū)域沿著該溝槽的側(cè)壁延伸。
8.根據(jù)權(quán)利要求1所述的半導體元件，其中該半導體本體具有厚度且該第一溝槽在垂直方向具有深度，且其中該深度小于該厚度的70%、小于該厚度的66%或小于該厚度的50%。
9.根據(jù)權(quán)利要求1所述的半導體元件，其中該第二半導體區(qū)域在該半導體本體的垂直方向具有厚度且該第一溝槽在該垂直方向具有深度，且其中該深度小于該第二半導體區(qū)域 21的厚度的70%、小于該第二半導體區(qū)域21的厚度的66%或小于該第二半導體區(qū)域21的厚度的50%。
10.根據(jù)權(quán)利要求1所述的半導體元件，其中該第一溝槽在該垂直方向不延伸超過該第二半導體區(qū)域。
11.根據(jù)權(quán)利要求2所述的半導體元件，還包括第二導電類型的溝道停止器區(qū)域，其比該第二半導體區(qū)域更高地摻雜且沿著該第一表面布置在該第一溝槽和邊緣表面之間。
12.根據(jù)權(quán)利要求11所述的半導體元件，還包括第一導電類型的電荷載流子源區(qū)域，其布置在該第一溝槽和邊緣表面之間且與該溝槽停止器區(qū)相連。
13.根據(jù)權(quán)利要求1所述的半導體元件，還包括第二導電類型的場停止區(qū)域，其布置為在該第二半導體區(qū)域中遠離第一半導體區(qū)域且比該第二半導體區(qū)域更高地摻雜。
14.根據(jù)權(quán)利要求2所述的半導體元件，還包括第二溝槽，其從該第一溝槽和邊緣表面之間的第一表面延伸到該半導體本體內(nèi)，其中該第二溝槽布置為遠離該第一溝槽并遠離該邊緣表面；第一導電類型的另外的溝道停止器區(qū)域，其沿著該第一表面布置在該第二溝槽和邊緣表面之間。
15.根據(jù)權(quán)利要求14所述的半導體元件，還包括第一導電類型的發(fā)射極或漏極區(qū)域，其布置為在該半導體本體的垂直方向遠離第一半導體區(qū)域，且布置在該內(nèi)部區(qū)域和邊緣區(qū)域中；半導體導電類型的連接區(qū)域，其在發(fā)射極或漏極區(qū)域與該另外的溝道停止器區(qū)域之間的邊緣區(qū)域中延伸。
16.根據(jù)權(quán)利要求15所述的半導體元件，其中該連接區(qū)域沿著該邊緣表面延伸。
17.權(quán)利要求15所述的半導體元件，其實現(xiàn)為RBIGBT、GT0或晶閘管。
18.權(quán)利要求1所述的半導體元件，其實現(xiàn)為垂直二極管，其中該第一半導體區(qū)域形成第一發(fā)射極，該第二半導體區(qū)域形成基極區(qū)域，并且其還包括第二導電類型的第二發(fā)射極，其中該基極區(qū)域布置在該第一和第二發(fā)射極之間。
19.權(quán)利要求1所述的半導體元件，其實現(xiàn)為垂直MOS晶體管，其中該第一半導體區(qū)域形成本體區(qū)域，該第二半導體區(qū)域形成漂移區(qū)域，并且其還包括第二導電類型的至少一個源極區(qū)域，其中該本體區(qū)域布置在該源極區(qū)域和該漂移區(qū)域之間；至少一個柵電極，其與該本體區(qū)域相鄰布置，且通過柵極電介質(zhì)與該本體區(qū)域介電絕緣；漏極區(qū)域，其中該漂移區(qū)域布置在該漏極區(qū)域和本體區(qū)域之間。
20.權(quán)利要求19所述的半導體元件，其實現(xiàn)為M0SFET，其中該漏極區(qū)域?qū)儆诘诙щ婎愋汀?br> 21.權(quán)利要求19所述的半導體元件，其實現(xiàn)為IGBT，其中該漏極區(qū)域?qū)儆诘谝粚щ婎愋汀?br> 全文摘要
具有溝槽邊緣終端的半導體元件，包括半導體本體，具有第一表面和第二表面且具有內(nèi)部區(qū)域和邊緣區(qū)域；pn結(jié)，位于第一導電類型的第一半導體區(qū)域和第二導電類型的第二半導體區(qū)域之間，該pn結(jié)在內(nèi)部區(qū)域中在半導體本體的橫向方向延伸；第一溝槽，從邊緣區(qū)域中第一側(cè)延伸到半導體本體內(nèi)，其中該溝槽具有彼此相對布置且相對于半導體本體的水平方向傾斜的側(cè)壁。
文檔編號H01L29/78GK102244091SQ201110119588
公開日2011年11月16日 申請日期2011年5月10日 優(yōu)先權(quán)日2010年5月10日
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