專利名稱：一種半導體結構及其制造方法
技術領域：
本發(fā)明涉及半導體制造技木，尤其涉及一種半導體結構及其制造方法。
背景技術：
鰭型場效應晶體管(Fin Field Effect Transistor, FinFET)是近年來的一種新興技術，它使得半導體器件的規(guī)模更小、性能更高。圖I (a)至圖I (C)分別為現(xiàn)有技術中鰭型場效應晶體管的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖。如圖所示，由半導體材料生成的鰭片106位于絕緣層102之上；所述鰭片106包括用于形成溝道的中間部分，以及用于形成源/漏區(qū)IlOb以及源/漏擴展區(qū)IlOa的端部分；柵堆疊覆蓋所述鰭片106的中間部分井向垂直于所述鰭片106的方向延伸，其中，所述柵堆疊包括柵介質(zhì)層200、柵極202以及硬掩膜204 ;側墻206圍繞柵 堆疊的側壁，位于所述源/漏擴展區(qū)IlOa之上；在所述源/漏區(qū)IlOb的上表面存在接觸層108，以降低源/漏區(qū)IlOb的接觸電阻，提高鰭型場效應晶體管的性能。為了抑制短溝道效應，需要形成厚度較淺的源/漏擴展區(qū)，在現(xiàn)有技術中，通常是采用離子注入的方式，在柵堆疊兩側形成源/漏擴展區(qū)。通過離子注入的方式形成源/漏擴展區(qū)存在以下的問題I)執(zhí)行離子注入后，需要對源/漏擴展區(qū)進行退火，激活源/漏擴展區(qū)中的摻雜離子，但是由于退火只能激活一定數(shù)量的摻雜離子，所以對源/漏擴展區(qū)的導電性能存在了一定的限制；2)由于源/漏擴展區(qū)的厚度較淺，所以在離子注入的時候，需要對離子注入的能量、角度等方面進行控制，其エ藝復雜且不易于控制。因此，如何既可以進ー步降低鰭型場效應晶體管中源/漏擴展區(qū)的接觸電阻，同時又可以通過簡單的エ藝控制源/漏擴展區(qū)的結深，是ー個亟待解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導體結構及其制造方法，通過在源/漏擴展區(qū)形成一層薄的接觸層，不但可以提高源/漏擴展區(qū)的導電性，還可以通過控制接觸層的厚度來有效地控制源/漏擴展區(qū)的結深，以此抑制短溝道效應。根據(jù)本發(fā)明的ー個方面，提供一種半導體結構的制造方法，該方法包括以下步驟a)提供襯底，在所述襯底上形成鰭片，該鰭片包括用于形成溝道的中心部分、以及用于形成源/漏區(qū)和源/漏擴展區(qū)的端部分；b)形成柵堆疊，覆蓋所述鰭片的中心部分；進行輕摻雜以在所述鰭片的端部分中形成源/漏擴展區(qū)；在所述柵堆疊的側壁形成側墻；進行重摻雜以在所述鰭片的端部分中形成源/漏區(qū)；
c)去除所述側墻的至少一部分，以暴露至少部分源/漏擴展區(qū)；d)在所述源/漏區(qū)和源/漏擴展區(qū)暴露區(qū)域的上表面形成接觸層。本發(fā)明另一方面，還提供一種半導體結構，該半導體結構包括，鰭片、源/漏區(qū)、源/漏擴展區(qū)以及柵堆疊，其中所述鰭片具有中心溝道部分、以及包括源/漏區(qū)以及源/漏擴展區(qū)的端部分，所述端部分接于所述中心溝道部分相対的第一側面；所述柵堆疊覆蓋所述中心溝道部分且從所述中心溝道部分相対的第二側面向外延伸；以及在所述源/漏區(qū)和至少部分所述源/漏擴展區(qū)的上表面存在接觸層。需要說明的是，在本發(fā)明的優(yōu)選方案中，上述第一側面與第二側面垂直，所述垂直·為在半導體エ藝所能達到的標準范圍內(nèi)基本垂直，誤差為半導體エ藝水平內(nèi)允許的范圍。與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點在源/漏擴展區(qū)形成薄的接觸層，與傳統(tǒng)的通過離子注入形成源/漏擴展區(qū)的方法相比，本發(fā)明不但可以更加有效地降低源/漏擴展區(qū)的接觸電阻，提高源/漏擴展區(qū)的導電性，還可以通過控制接觸層的厚度來有效地控制源/漏擴展區(qū)的結深，以此抑制短溝道效應。


通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯圖I (a)、圖I (b)和圖I (C)分別為現(xiàn)有技術中鰭型場效應晶體管的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖；圖2為根據(jù)本發(fā)明的一個實施例的半導體結構制造方法的流程圖；圖3 (a)、圖3 (b)和圖3 (c)分別為根據(jù)本發(fā)明一個實施例按照圖2所示流程形成襯底后的立體示意圖、俯視示意圖以及沿剖線AA’的剖視示意圖；圖4(a)、圖4(b)、圖4(c)和圖4(d)分別為根據(jù)本發(fā)明一個實施例按照圖2所示流程形成鰭片后的立體示意圖、俯視示意圖、沿剖線AA’的剖視示意圖以及沿剖線BB’的剖視不意圖；圖5 (a)、圖5 (b)、圖5 (C)和圖5 (d)分別為根據(jù)本發(fā)明一個實施例按照圖2所示流程形成柵堆疊后的立體示意圖、俯視示意圖、沿剖線AA’的剖視示意圖以及沿剖線BB’的剖視示意圖；圖6 (a)、圖6 (b)和圖6 (c)分別為根據(jù)本發(fā)明一個實施例按照圖2所示流程形成側墻后的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖；圖7 (a)、圖7 (b)和圖7 (c)分別為根據(jù)本發(fā)明另ー個實施例按照圖2所示流程去除部分側墻后的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖；圖8(a)、圖8(b)和圖8(c)分別為根據(jù)本發(fā)明另ー個實施例按照圖2所示流程形成接觸層后的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖；圖9(a)為沉積不同厚度的Ni層所形成的鎳-硅化物在不同溫度下的電阻；以及圖9 (b)為沉積不同厚度和成分的NiPt層所形成的鎳鉬-硅化物在不同溫度下的電阻。
具體實施例方式下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結構。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發(fā)明提供了各種特定的エ藝和材料的例子，但是本領域技術人員可以意識到其他エ藝的可應用于性和/或其他材料的使用。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對公知組件和處理技術及エ藝的描述以避免不必要地限制本發(fā)明。根據(jù)本發(fā)明的ー個方面，提供了一種半導體結構的制造方法，如圖2所示。下面，將結合圖3(a)至圖9(b)通過本發(fā)明的一個實施例對圖2中形成半導體結構的方法進行具體地描述。 參考圖2、圖3 (a)至圖3 (c)、以及圖4 (a)至圖4 (d)，在步驟SlOl中，提供襯底，在所述襯底上形成鰭片106，該鰭片106包括用于形成溝道的中心部分106b、以及用于形成源/漏區(qū)和源/漏擴展區(qū)的端部分106a。具體地，首先，如圖3(a)、圖3(b)和圖3(c)所示，提供ー個SOI (Silicon-On-Insulator)襯底,該SOI襯底包括第一半導體層100、位于該第一半導體層100之上的絕緣層102、以及位于該絕緣層102之上的第二半導體層104。其中，所述第一半導體層100為單晶硅，在其他實施例中，所述第一半導體層100還可以包括其他基本半導體，例如鍺?；蛘?，所述第一半導體層100還可以包括化合物半導體，例如，碳化硅、神化鎵、神化銦或者磷化銦。典型地，所述第一半導體層100的厚度可以約為但不限于幾百微米，例如從O. 4mm-0. 8mm的厚度范圍。所述絕緣層102可以為SiO2、氮化硅或者其他任何適當?shù)慕^緣材料，典型地，所述絕緣層102的厚度范圍為200nm-300nm。所述第二半導體層104可以為所述第一半導體層100包括的半導體中的任何一種。在本實施例中，所述第二半導體層104為單晶硅。在其他實施例中，所述第二半導體層104還可以包括其他基本半導體或者化合物半導體。所述第二半導體層104的厚度范圍為50nm-100nm。優(yōu)選地，所述第二半導體層104的厚度等于將要在后續(xù)步驟中形成的鰭片的高度。在下文中，以第二半導體層104是硅層為例對后續(xù)的半導體制造エ藝進行描述。接著,如圖4(a)、圖4(b)、圖4(c)以及圖4(d)所示,在所述娃層104上沉積掩膜(未示出)并對其進行構圖，以暴露出后續(xù)制造エ藝中所述硅層104待去除的區(qū)域，其中，所述掩膜可以是任何常規(guī)的掩膜，如利用常規(guī)技術容易構圖的光致抗蝕劑掩膜或其他類似掩膜；然后利用如干法刻蝕和/或濕法刻蝕等エ藝去除所述硅層104暴露的部分，以形成鰭片106 ;最后去除保留在所述鰭片106頂部的掩膜。如圖4(a)、圖4(b)以及圖4(d)中的虛線所示，所述鰭片106包括中心部分106b、以及位于該中心部分106b兩側的端部分106a，其中，所述中心部分106b在后續(xù)制造エ藝將用于形成半導體結構的溝道，所述端部分106a將用于形成半導體結構的源/漏區(qū)以及源/漏擴展區(qū)。
參考圖2、圖5 (a)至圖5 (d)、以及圖6 (a)至圖6 (c)，在步驟S102中，形成柵堆疊，覆蓋所述鰭片106的中心部分106b ;對所述鰭片的端部分106a進行輕摻雜以形成源/漏擴展區(qū)IlOa ;在所述柵堆疊的側壁形成側墻206 ;進行重摻雜以在鰭片的端部分106a形成源/漏區(qū)IlOb0具體地，如圖5 (a)、圖5 (b)、圖5 (C)以及圖5 (d)所示，在所述鰭片106和絕緣層102上沉積柵介質(zhì)材料層(未示出)，在該柵介質(zhì)材料層上沉積柵極材料層(未示出)，在該柵極材料層上沉積硬掩膜材料層(未示出)，其中，所述柵介質(zhì)材料層可以選用鉿基材料，如Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO中的一種或其任意組合，或者，氧化鋁、氧化鑭、氧化鋯、氧化硅或氮氧化硅中的一種或其任意組合，及其與鉿基材料的組合，其厚度可以為lnm-5nm,如2nm、4nm ;所述柵極材料層可以為金屬，其厚度可以為50nm-100nm,如60nm、70nm、80nm或者90nm ;所述硬掩膜材料層可以為氮化娃或ニ氧化娃中的一種或其任意組合，也可以為其他適合的材料，優(yōu)選采用不同于后續(xù)步驟中形成側墻206 (請參考圖6(a)至圖6(c))的材料。對所述硬掩膜材料層進行構圖，然后采用例如干法刻蝕和/或濕法刻蝕的方法，·以絕緣層102為刻蝕停止層，對所述硬掩膜材料層、柵極材料層以及柵介質(zhì)材料層進行刻蝕，暴露出絕緣層102以及所述鰭片106的端部分106a，形成由柵介質(zhì)層200、柵極202以及硬掩膜204所構成的柵堆疊，其中，所述柵堆疊覆蓋所述鰭片106的中心部分106b且向與所述鰭片106基本垂直的方向延伸，所述鰭片106的端部分106a位于所述柵堆疊的兩側。形成所述柵堆疊后，向位于柵堆疊兩側的所述鰭片106的端部分106a進行輕摻雜，注入摻雜濃度較低的P型或N型摻雜物或雜質(zhì)，以形成源/漏擴展區(qū)110a。對于P型器件，源/漏擴展區(qū)IlOa的雜質(zhì)可以是B或In，對于N型器件，源/漏擴展區(qū)IlOa的雜質(zhì)可以是P或As。然后，如圖6 (a)、圖6 (b)以及圖6 (C)，形成圍繞所述柵極堆疊以及所述鰭片106的側墻206，該側墻206可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。優(yōu)選地，所述側墻206的材料與硬掩膜204的材料不同，以防止在后續(xù)步驟中對側墻206進行刻蝕時，刻蝕到所述硬掩膜204，從而破壞到柵極202。所述側墻206可以具有多層結構。所述側墻260可以通過包括沉積刻蝕エ藝形成，其厚度范圍可以是IOnm-IOOnmJn 30nm、50nm或80nm。所述側墻206形成后，覆蓋所述鰭片106的端部分106a的部分區(qū)域，暴露所述端部分106a的剰余區(qū)域，其中，所述端部分106a的暴露區(qū)域將用于形成源/漏區(qū)110b，被側墻206所覆蓋的區(qū)域將用于形成源/漏擴展區(qū)110a，下文中，將所述端部分106a中用于形成源/漏區(qū)IlOb的區(qū)域稱為第一區(qū)域106a_l (參考圖6(a)、圖6(b)以及圖6(c))，將所述端部分106a中用于形成源/漏擴展區(qū)IlOa的區(qū)域稱為第二區(qū)域 106a-2(參考圖 6(c))。接著，按照圖6(a)和圖6(c)中箭頭300的方向，以側墻206為掩膜，向所述鰭片106暴露在所述側墻206兩側的第一區(qū)域106a-l進行重摻雜，注入摻雜濃度較高的P型或N型摻雜物或雜質(zhì)，以形成源/漏區(qū)110b，例如，對于P型器件來說，源/漏區(qū)IlOb的雜質(zhì)可以是B或In，對于N型器件，源/漏區(qū)IlOb的雜質(zhì)可以是P或As。然后對所述半導體結構進行退火，以激活源/漏區(qū)IlOb中的摻雜，退火可以采用包括快速退火、尖峰退火等其他合適的方法形成。
參考圖2、圖7(a)至圖7 (c)，在步驟S103中，去除所述側墻206的至少一部分，以暴露至少部分源/漏擴展區(qū)110a。具體地，可以采用包括濕法刻蝕和/或干法刻蝕的エ藝去除部分或者全部側墻206，暴露所述側墻206下面的部分或者全部源/漏擴展區(qū)110a。其中，濕法刻蝕エ藝包括四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)或者其他合適刻蝕的溶液；干法刻蝕エ藝包括六氟化硫(SF6)、溴化氫(HBr)、碘化氫(HI)、氯、氬、氦、甲烷(及氯代甲烷)、こ炔、こ烯等碳的氫化物及其組合，和/或其他合適的材料。如果柵堆疊中柵極202的材料采用Si或者金屬，為了防止在后續(xù)エ藝中，難以分離用以形成接觸層108 (參考圖8 (a)至圖8(c))的金屬與作為柵極的金屬而影響柵堆疊的尺寸，則不宜將側墻206全部去除；如果柵堆疊中柵極202的材料采用不會與形成接觸層108的金屬發(fā)生反應的材料，在這種情況下，柵堆疊無需特別保護，則可以全部將側墻206去除，最大限度地暴露源/漏擴展區(qū)IIOa,増加源/漏擴展區(qū)IIOa與金屬發(fā)生反應的區(qū)域，從而進一歩降低源/漏擴展區(qū)IlOa的接觸電阻。
參考圖2、圖8(a)至圖8 (C)，在步驟S104中，在所述源/漏區(qū)IlOb和源/漏擴展區(qū)IlOa暴露區(qū)域的上表面形成接觸層108。具體地，沉積ー層薄的金屬層(未示出)以覆蓋所述鰭片106以及柵堆疊，然后執(zhí)行退火操作，以使所述金屬層與所述鰭片106的暴露區(qū)域發(fā)生反應形成接觸層108，即，在源/漏區(qū)I IOb的上表面以及部分或者全部源/漏擴展區(qū)I IOa的上表面形成接觸層108 (在本實施例中，所述鰭片106為單晶硅，所以下文中將接觸層稱為金屬硅化物層)。所述金屬層的厚度優(yōu)選小于3nm，退火后，所述金屬層與鰭片106反應所形成的金屬硅化物層108的厚度小于7nm。最后，選擇性地去除未發(fā)生反應的所述金屬層。當所述金屬層的厚度小于3nm的時候,所述金屬層的材料優(yōu)選為Co、Ni和NiPt之一或其任意組合，其中，如果所述金屬層的材料為NiPt，則NiPt中Pt的含量小于5%。當采用上述材料作為金屬層時，所形成的金屬硅化物層108為CoSi2、NiSi或者Ni (Pt) Si2_y中的一種或其任意組合，其厚度小于7nm且具有一定的熱穩(wěn)定性，即，在較高溫度(如850°C )下，能保持較低的電阻，利于減少在后續(xù)的半導體結構制造過程中高溫退火所導致的所述金屬硅化物層108電阻的變大，保持半導體結構良好的性能。為說明所述金屬層的厚度與金屬硅化物層108的穩(wěn)定性之間的關系，請參考圖9(a)以及圖9(b)。其中，圖9(a)為沉積不同厚度的Ni層所形成的鎳-硅化物在不同溫度下的電阻，其橫坐標表示執(zhí)行快速熱處理工藝(rapid thermal processing, PRT)的溫度，縱坐標表示鎳-硅化物的電阻，不同的曲線表示形成鎳-硅化物時所沉積的不同厚度的Ni層。從圖9(a)可以看出，當快速熱處理工藝的溫度達到700°C以上時，沉積金屬Ni層的厚度為2-3nm所形成的鎳-硅化物的電阻相對較低。圖9 (b)為沉積不同厚度的NiPt層所形成的鎳鉬-硅化物在不同溫度下的電阻，圖9(b)由上、中、下三個圖構成，其橫坐標都表示執(zhí)行快速熱處理工藝的溫度，縱坐標表示鎳鉬-硅化物的電阻，上圖中的不同曲線表示所述金屬層為NiPt、且Ni的含量為86%、Pt的含量為14%的時候，不同厚度的NiPt層；中圖中的不同曲線表示所述金屬層為NiPt、且Ni的含量為92%、Pt的含量為8%的時候，不同厚度的NiPt層；下圖中的不同曲線表示所述金屬層為NiPt、且Ni的含量為96%、Pt的含量為4%的時候，不同厚度的NiPt層。從圖9(b)中可以看出，當快速熱處理工藝的溫度達到700°C以上時，沉積的NiPt層中Pt含量為4%、且NiPt層厚度為2nm的情況下，所形成的鎳鉬-硅化物的電阻相對較低，即熱穩(wěn)定性較好。在上述步驟完成后，在所述半導體結構中，部分或者全部源/漏擴展區(qū)IlOa的上表面存在一層厚度很薄的金屬硅化物層108，與傳統(tǒng)的通過離子注入所形成的源/漏擴展區(qū)IlOa相比，所述金屬硅化物層108的面積增大，可以使源/漏擴展區(qū)IlOa具有更低的接觸電阻，從而有效地提高半導體結 構的導電性；此外，通過控制金屬層的厚度，即可控制所述金屬硅化物層108的厚度，從而可以有效地控制源/漏擴展區(qū)IlOa的結深、形成厚度較淺的源/漏擴展區(qū)110a，以此抑制短溝道效應，與通過控制離子注入的能量、角度等來形成厚度較淺的源/漏擴展區(qū)IlOa的エ藝相比，控制金屬層厚度的エ藝更加簡單易行。相應地，根據(jù)上述半導體結構的制造方法，本發(fā)明還提供了一種半導體結構，下面根據(jù)圖8(a)至圖8(c)對所述半導體結構進行說明。圖8(a)至圖8(c)分別為根據(jù)本發(fā)明的一個實施例按照圖2所示流程最終形成的半導體結構的立體示意圖、俯視示意圖以及沿剖線BB’的剖視示意圖。參考圖8(a)、圖8(b)和圖8 (C)，在本實施例中，所述半導體結構包括鰭片106、源/漏區(qū)110b、源/漏擴展區(qū)110a、柵堆疊以及側墻206，其中，所述鰭片106具有中心溝道部分106b、以及包括源/漏區(qū)IlOb以及源/漏擴展區(qū)IlOa的端部分106a，所述端部分106a接于所述中心溝道部分106b相対的第一側面；所述柵堆疊覆蓋所述中心溝道部分106b，并沿著所述中心溝道部分106b相対的第二側面向外延伸且與所述鰭片106垂直，所述柵堆疊包括柵介質(zhì)層200、柵極202以及硬掩膜204，所述柵介質(zhì)層200位于所述中心溝道部分106b之上，所述柵極202位于所述柵介質(zhì)層200之上，所述硬掩膜204位于所述柵極202之上；所述側墻206位于所述柵堆疊的側壁，覆蓋部分源/漏擴展區(qū)IlOa ;在所述源/漏區(qū)IlOb和未被側墻206覆蓋的所述源/漏擴展區(qū)IlOa的上表面存在接觸層108，其厚度小于7nm。圖8 (b)中位于硬掩膜204下面的溝道部分106b相対的上下兩個側面為所述的第ー側面，圖8(b)中位于硬掩膜204下面的溝道部分106b相対的左右兩個側面為所述的第ニ側面。需要說明的是，優(yōu)選方案中該第一側面與第二側面垂直，所述垂直為在半導體エ藝所能達到的標準范圍內(nèi)基本垂直，誤差為半導體エ藝范圍水平內(nèi)允許的范圍誤差。與傳統(tǒng)的通過離子注入形成源/漏擴展區(qū)IlOa的方法相比，本發(fā)明提供的半導體結構具有以下兩個優(yōu)點第一，所述接觸層108的面積相比傳統(tǒng)的接觸層面積増大，可以使源/漏擴展區(qū)IlOa具有更低的接觸電阻，從而有效地提高半導體結構的導電性；第二，通過控制用于生成所述接觸層108的金屬層的厚度，即可控制所述接觸層108的厚度，從而有效地形成厚度較淺的源/漏擴展區(qū)110a，以此抑制短溝道效應，其中，控制金屬層的厚度的エ藝，比通過控制離子注入的能量、角度等形成厚度較淺的源/漏擴展區(qū)110a，更加簡單易行。優(yōu)選地，柵堆疊可以采用與用于形成接觸層108的金屬層不發(fā)生反應的材料來生成，在這種情況下，柵堆疊無需特別保護，所以可以去除全部側墻206以最大限度地暴露源/漏擴展區(qū)110a，増加了源/漏擴展區(qū)IlOa與所述金屬層發(fā)生反應的區(qū)域，從而進一歩降低源/漏擴展區(qū)IlOa的接觸電阻。優(yōu)選地，所述接觸層108為CoSi2、NiSi或者Ni (Pt) Si2_y中的一種或其任意組合，當所述接觸層108為上述材料、且厚度小于7nm時，所述接觸層108具有熱穩(wěn)定性，在高達850°C時仍可保持較低的電阻。在后續(xù)的半導體制造エ藝中，所述接觸層108具有熱穩(wěn)定性的特性，可使其在高溫退火溫度(如700°C-80(TC)下保持較低的電阻，從而保持半導體結構良好的性能。其中，對半導體結構各實施例中各部分的結構組成、材料及形成方法等均可與前述半導體結構形成的方法實施例中描述的相同，不在贅述。雖然關于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本發(fā)明的精神和所附權利要求限定的保護范圍的情況下，可以對 這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發(fā)明保護范圍內(nèi)的同時，エ藝步驟的次序可以變化。此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的エ藝、機構、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的エ藝、機構、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權利要求g在將這些エ藝、機構、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
權利要求
1.一種半導體結構的制造方法，該方法包括以下步驟 a)提供襯底，在所述襯底上形成鰭片(106)，該鰭片(106)包括用于形成溝道的中心部分(106b)、以及用于形成源/漏區(qū)和源/漏擴展區(qū)的端部分(106a)； b)形成柵堆疊，覆蓋所述鰭片(106)的中心部分(106b)； 進行輕摻雜以在所述鰭片的端部分(106a)中形成源/漏擴展區(qū)(IlOa)； 在所述柵堆疊的側壁形成側墻(206)； 進行重摻雜以在所述鰭片的端部分(106a)中形成源/漏區(qū)(IlOb)； c)去除所述側墻(206)的至少一部分，以暴露至少部分源/漏擴展區(qū)(IlOa)； d)在所述源/漏區(qū)(IlOb)和源/漏擴展區(qū)(IlOa)暴露區(qū)域的上表面形成接觸層(108)。
2.根據(jù)權利要求I所述的方法，其中，所述步驟a)具體包括 提供襯底，該襯底包括第一半導體層(100)、位于該第一半導體層(100)上的絕緣層(102)、以及位于該絕緣層(102)上的第二半導體層(104)； 刻蝕所述第二半導體層(104)形成鰭片(106)。
3.根據(jù)權利要求I所述的方法，其中，所述形成柵堆疊的步驟具體包括 在所述鰭片(106)和絕緣層(102)上形成柵介質(zhì)材料層，在該柵介質(zhì)材料層上形成柵極材料層，在該柵極材料層上形成硬掩膜材料層； 刻蝕所述硬掩膜材料層、柵極材料層以及柵介質(zhì)材料層，暴露所述鰭片(106)的端部分(106a),形成柵堆疊。
4.根據(jù)權利要求I至3之一所述的方法，其中，所述步驟d)具體包括 沉積金屬層覆蓋所述源/漏區(qū)(IlOb)、以及源/漏擴展區(qū)(IlOa)的暴露區(qū)域； 執(zhí)行退火操作，以使所述金屬層與所述源/漏區(qū)(IlOb)、以及源/漏擴展區(qū)(IlOa)的暴露區(qū)域發(fā)生反應形成接觸層(108)。
5.根據(jù)權利要求4所述的方法，其中 所述金屬層的厚度小于3nm。
6.根據(jù)權利要求4所述的方法，其中 所述金屬層的材料為Co、Ni和NiPt之一或其任意組合。
7.根據(jù)權利要求6所述的方法，其中 如果所述金屬層的材料為NiPt，則NiPt中Pt的含量小于5%。
8.根據(jù)權利要求I至3之一所述的方法，其中 所述接觸層(108)的厚度小于7nm。
9.根據(jù)權利要求8所述的方法，其中 所述接觸層(108)為CoSi2、NiSi或者Ni(Pt) Si2_y中的一種或其任意組合。
10.一種半導體結構，該半導體結構包括，鰭片(106)、源/漏區(qū)(110b)、源/漏擴展區(qū)(IlOa)以及柵堆疊，其中 所述鰭片(106)具有中心溝道部分(106b)、以及包括源/漏區(qū)(IlOb)以及源/漏擴展區(qū)(IlOa)的端部分(106a)，所述端部分(106a)接于所述中心溝道部分(106b)相對的第一側面； 所述柵堆疊覆蓋所述中心溝道部分(106b)，且從所述中心溝道部分(106b)相對的第二側面向外延伸，其特征在于 在所述源/漏區(qū)(IlOb)和至少部分所述源/漏擴展區(qū)(IlOa)的上表面存在接觸層(108)。
11.根據(jù)權利要求10所述的半導體結構，其中，所述接觸層(108)的厚度小于7nm。
12.根據(jù)權利要求10所述的半導體結構，其中，所述接觸層(108)為CoSi2、NiSi或者Ni (Pt) Si2_y中的一種或其任意組合。
13.根據(jù)權利要求10所述的半導體結構，其中，所述第一側面與第二側面垂直。
全文摘要
一種半導體結構的制造方法，該方法包括以下步驟提供襯底，在所述襯底上形成鰭片，該鰭片包括用于形成溝道的中心部分、以及用于形成源/漏區(qū)和源/漏擴展區(qū)的端部分；形成柵堆疊，覆蓋所述鰭片的中心部分；進行輕摻雜以在所述鰭片的端部分中形成源/漏擴展區(qū)；在所述柵堆疊的側壁形成側墻；進行重摻雜以在所述鰭片的端部分中形成源/漏區(qū)；去除所述側墻的至少一部分，以暴露至少部分源/漏擴展區(qū)；在所述源/漏區(qū)和源/漏擴展區(qū)暴露區(qū)域的上表面形成接觸層。相應地，本發(fā)明還提供一種半導體結構。本發(fā)明通過在源/漏擴展區(qū)形成一層薄的接觸層，不但可以有效地降低源/漏擴展區(qū)的接觸電阻，還可以通過控制接觸層的厚度來有效地控制源/漏擴展區(qū)的結深，以此抑制短溝道效應。
文檔編號H01L21/336GK102832126SQ20111015885
公開日2012年12月19日 申請日期2011年6月13日 優(yōu)先權日2011年6月13日
發(fā)明者尹海洲, 蔣葳 申請人:中國科學院微電子研究所