專利名稱：一種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種體硅鰭型場(chǎng)效應(yīng)晶體管的制備方法。
背景技術(shù)：
隨著集成電路產(chǎn)業(yè)按照Moore定律持續(xù)向前發(fā)展，CMOS器件的特征尺寸持續(xù)縮小，平面體硅CMOS結(jié)構(gòu)器件遇到了嚴(yán)峻的挑戰(zhàn)。為了克服這些問題，各種新結(jié)構(gòu)器件應(yīng)運(yùn)而生。在眾多新結(jié)構(gòu)器件中，鰭型場(chǎng)效應(yīng)晶體管(FinFET)被認(rèn)為是最有可能替代平面體硅CMOS器件的新結(jié)構(gòu)器件之一，成為國(guó)際研究的熱點(diǎn)。FinFET結(jié)構(gòu)器件初期主要制備在SOI襯底上，工藝較體硅襯底而言較為簡(jiǎn)單。但是SOI FinFET存在制備成本高，散熱性差，有浮體效應(yīng)，與CMOS工藝兼容性差等缺點(diǎn)。為了克服SOI FinFET存在的問題，研究人員開始研究采用體硅襯底來制備FinFET器件，即
Bulk FinFET0基于Bulk FinFET的DRAM、SRAM等產(chǎn)品已經(jīng)取得了應(yīng)用。但是一般的BulkFinFET結(jié)構(gòu)器件較SOI FinFET器件而言仍然具有以下缺點(diǎn)SCE效應(yīng)抑制效果不理想；溝道底部的鰭片內(nèi)仍然會(huì)形成泄漏電流路徑造成泄漏電流較大；雜質(zhì)剖面控制困難。為了克服以上問題，推動(dòng)FinFET結(jié)構(gòu)器件盡快獲得應(yīng)用，需要進(jìn)一步開展這方面的研究工作。這對(duì)于FinFET結(jié)構(gòu)器件的應(yīng)用以及半導(dǎo)體產(chǎn)業(yè)的發(fā)展具有重要意義。

發(fā)明內(nèi)容
本發(fā)明目的在于提供一種新的、易于集成的、與平面CMOS工藝兼容性好的體硅鰭型場(chǎng)效應(yīng)晶體管的制備方法。為了實(shí)現(xiàn)上述目的，本發(fā)明的主要步驟包括形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底；在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片；在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)；金屬化；優(yōu)選地，形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底的步驟包括在半導(dǎo)體襯底上形成介質(zhì)層；光刻、刻蝕所述介質(zhì)層形成介質(zhì)層島；采用橫向超速外延(ELO)技術(shù)外延并化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)結(jié)構(gòu)半導(dǎo)體襯底；優(yōu)選地，所述介質(zhì)層包括Si02、TEOS, LTO或Si3N4,厚度為20_100nm。優(yōu)選地，所述采用橫向超速外延(ELO)技術(shù)外延并化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)半導(dǎo)體襯底步驟中，所述局部絕緣體上硅的厚度為50-200nm;優(yōu)選地，在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片的步驟包括電子束曝光正性抗蝕劑并刻蝕所述局部埋層隔離介質(zhì)層上方的硅襯底至埋層隔離介質(zhì)層以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片；優(yōu)選地，所述鰭片的厚度為10-60nm ；優(yōu)選地，所述在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)的步驟包括在鰭片的頂部和側(cè)面形成柵介質(zhì)層和柵電極材料；光刻、刻蝕形成柵電極堆疊結(jié)構(gòu)；優(yōu)選地，在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)之前，所述方法進(jìn)一步包括進(jìn)行傾角離子注入，以在所述鰭片中形成源/漏延伸區(qū)；或進(jìn)行傾角離子注入，以在所述鰭片中形成暈環(huán)注入?yún)^(qū)。優(yōu)選地，所述在柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)步驟包括在鰭片的兩側(cè)形成側(cè)墻；離子注入形成源漏摻雜；形成源漏硅化物。優(yōu)選地，所述半導(dǎo)體襯底為體硅襯底。從上述技術(shù)方案可以看出，本發(fā)明有以下有益效果I、本發(fā)明提供的這種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制備方法，在體硅襯底上實(shí)現(xiàn)了鰭型場(chǎng)效應(yīng)晶體管器件的制備，克服了 SOI FinFET器件存在的自加熱效應(yīng)和浮體效應(yīng)，降低了制備成本； 2、本發(fā)明提供的這種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制備方法，容易在體硅襯底上形成局部絕緣體上硅結(jié)構(gòu)，很容易制備與襯底相隔離的鰭片結(jié)構(gòu)，降低了器件制備的難度；3、本發(fā)明提供的這種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制備方法，制備工藝簡(jiǎn)單可行，易于集成，與平面CMOS工藝兼容性好。


通過以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中圖1-6示出了根據(jù)本發(fā)明實(shí)施例的方法制備半導(dǎo)體場(chǎng)效應(yīng)晶體管的流程中對(duì)應(yīng)的各結(jié)構(gòu)剖面圖；附圖標(biāo)記說明101，Si襯底；102，介質(zhì)層；103，外延層;104，STI隔離層;105，凹槽結(jié)構(gòu);106，鰭片；107，柵介質(zhì)層；108，柵電極。應(yīng)當(dāng)注意的是，本說明書附圖并非按照比例繪制，而僅為示意性的目的，因此，不應(yīng)被理解為對(duì)本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標(biāo)號(hào)標(biāo)識(shí)。
具體實(shí)施例方式以下，通過附圖中示出的具體實(shí)施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實(shí)施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。圖I 6詳細(xì)示出了根據(jù)本發(fā)明實(shí)施例制備半導(dǎo)體器件的各步驟對(duì)應(yīng)的結(jié)構(gòu)剖面圖。以下，將參照這些附圖來對(duì)根據(jù)本發(fā)明實(shí)施例的各個(gè)步驟予以詳細(xì)說明。
首先參考圖1，在半導(dǎo)體襯底101上形成介質(zhì)層102。所述介質(zhì)層102可以包括SiO2, TEOS, LT0, Si3N4或其他介質(zhì)材料，在本發(fā)明的實(shí)施例中優(yōu)選為SiO2，可以通過熱生長(zhǎng)形成，厚度約為20-100nm。所述半導(dǎo)體襯底101可以是半導(dǎo)體制造領(lǐng)域中常用的襯底材料，對(duì)于本發(fā)明的實(shí)施例，優(yōu)選采用體Si襯底。接著如圖2A和2B所示，在半導(dǎo)體襯底101上形成介質(zhì)層島102’。圖2A為沿半導(dǎo)體襯底101表面示意圖；圖2B為沿AA’方向的剖視圖。形成所述介質(zhì)層島102’的方法為采用光刻或電子束曝光抗蝕劑并反應(yīng)離子刻蝕形成介質(zhì)層島102’。圖3為采用橫向超速外延(ELO)技術(shù)外延并化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)結(jié)構(gòu)半導(dǎo)體襯底的示意圖。所述橫向超速外延的過程為首先，在沒有介質(zhì)層島102’覆蓋的地方進(jìn)行垂直方向的外延；其次當(dāng)外延層103的高度高于介質(zhì)層島102’時(shí)外延不但繼續(xù)垂直方向生長(zhǎng)，而且也沿橫向生長(zhǎng)；當(dāng)外延生長(zhǎng)至外延層103具有一定的厚度并將整個(gè)介質(zhì)層島102’完全覆蓋后停止生長(zhǎng)；然后采用化學(xué)機(jī)械拋光技術(shù)(CMP)將外延層 103磨平從而最終形成局部絕緣體上硅結(jié)構(gòu)的半導(dǎo)體襯底。接著如圖4所示在半導(dǎo)體襯底101上形成STI隔離結(jié)構(gòu)104。圖5A示出了沿半導(dǎo)體襯底101表面的示意圖，圖5B和5C分別為圖5A中沿AA’和BB’方向的剖視圖。如圖5B、5C所示，對(duì)所述外延層103進(jìn)行刻蝕形成凹槽結(jié)構(gòu)105，同時(shí)兩個(gè)相鄰凹槽之間形成鰭片106?？涛g形成所述凹槽結(jié)構(gòu)105的方法例如可以是采用電子束曝光正性抗蝕劑并反應(yīng)離子刻蝕形成陡直的寬度約為200-400nm的凹槽結(jié)構(gòu)105。凹槽的形狀只是示例，本發(fā)明對(duì)此不做限制。所述鰭片106的厚度為10-60nm。接著參考圖6A、6B和6C，在整個(gè)襯底上形成柵介質(zhì)層材料107和柵電極材料108，然后刻蝕形成柵電極疊層結(jié)構(gòu)。圖6A示出了沿半導(dǎo)體襯底101表面的示意圖，圖6B和6C分別是沿圖6A中AA’和BB’方向的剖視圖。所述柵介質(zhì)層材料107可以是普通柵介質(zhì)材料，例如SiO2，或者是其他的高k介質(zhì)材料，例如SiON和HfA10N、HfTa0N、HfSiON、Al2O3等，在本發(fā)明地實(shí)施例中優(yōu)選HfSiON，可通過低壓化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積或者原子層淀積等方法形成，柵介質(zhì)的等效氧化層厚度為5至100 A。所述柵電極材料108可以是難熔金屬W，Ti，Ta，Mo和金屬氮化物，例如TiN，TaN, HfN, MoN等或其他材料，柵電極材料可采用低壓化學(xué)氣相淀積，金屬有機(jī)化學(xué)氣相沉積、原子層淀積或其他方法形成，厚度可選為 2000 至5000 A。可選地，在形成柵堆疊結(jié)構(gòu)之后，所述方法進(jìn)一步包括進(jìn)行傾角離子注入，以在所述鰭片中形成源/漏延伸區(qū)；或進(jìn)行傾角離子注入，以在所述鰭片中形成暈環(huán)注入?yún)^(qū)。接著，可以在柵堆疊的側(cè)壁上形成柵側(cè)墻。柵側(cè)墻的形成可以參照常規(guī)技術(shù)，這里不再贅述。接著，在柵堆疊兩側(cè)的半導(dǎo)體襯底中進(jìn)行離子注入形成源/漏區(qū)并形成源漏硅化物。最后，金屬化形成互連結(jié)構(gòu)將電極引出。金屬化的形成可以參照常規(guī)技術(shù)，這里不再贅述。此外，本發(fā)明的實(shí)施例能夠在體硅襯底上實(shí)現(xiàn)了鰭型場(chǎng)效應(yīng)晶體管器件的制備。該方法采用傳統(tǒng)的基于準(zhǔn)平面的自頂向下工藝，制備工藝簡(jiǎn)單可行，與CMOS平面工藝具有良好的兼容性，并且易于集成。
在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實(shí)施例對(duì)本發(fā)明予以了說明。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍 。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制備方法，包括 形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底； 在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片； 在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)； 在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)； 金屬化。
2.根據(jù)權(quán)利要求I所述的方法，其中，形成具有局部埋層隔離介質(zhì)層的局部絕緣體上 硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底的步驟包括 在半導(dǎo)體襯底上形成介質(zhì)層； 光刻、刻蝕所述介質(zhì)層形成介質(zhì)層島； 采用橫向超速外延(ELO)技術(shù)外延并化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)結(jié)構(gòu)半導(dǎo)體襯底。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述介質(zhì)層包括Si02、TE0S、LT0或Si3N4,厚度為20_100nm。
4.根據(jù)權(quán)利要求2所述的方法，其中，所述采用橫向超速外延(ELO)技術(shù)外延并化學(xué)機(jī)械拋光(CMP)形成局部絕緣體上硅(SOI)半導(dǎo)體襯底步驟中，所述局部絕緣體上硅的厚度為 50_200nm。
5.根據(jù)權(quán)利要求I所述的方法，其中，在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片的步驟包括 電子束曝光正性抗蝕劑并刻蝕所述局部埋層隔離介質(zhì)層上方的硅襯底至埋層隔離介質(zhì)層以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述鰭片的厚度為10-60nm。
7.根據(jù)權(quán)利要求I所述的方法，其中，所述在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)的步驟包括 在鰭片的頂部和側(cè)面形成柵介質(zhì)層和柵電極材料； 光刻、刻蝕形成柵電極堆疊結(jié)構(gòu)。
8.根據(jù)權(quán)利要求I所述的方法，其中，在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)之前，所述方法進(jìn)ー步包括 進(jìn)行傾角離子注入，以在所述鰭片中形成源/漏延伸區(qū)；或 進(jìn)行傾角離子注入，以在所述鰭片中形成暈環(huán)注入?yún)^(qū)。
9.根據(jù)權(quán)利要求I所述的方法，其中，所述在柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)步驟包括 在鰭片的兩側(cè)形成側(cè)墻； 離子注入形成源漏摻雜； 形成源漏硅化物。
10.根據(jù)權(quán)利要求I至9中任一項(xiàng)所述的方法，其中，所述半導(dǎo)體襯底為體硅襯底。
全文摘要
本申請(qǐng)公開了一種半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法，包括形成具有局部埋層隔離介質(zhì)層的局部絕緣體上硅(SOI)結(jié)構(gòu)的半導(dǎo)體襯底；在所述局部埋層隔離介質(zhì)層上方的硅襯底上形成鰭片；在所述鰭片頂部和側(cè)面形成柵堆疊結(jié)構(gòu)；在所述柵堆疊結(jié)構(gòu)兩側(cè)的鰭片中形成源/漏結(jié)構(gòu)；金屬化。本發(fā)明采用傳統(tǒng)的基于準(zhǔn)平面的自頂向下工藝實(shí)現(xiàn)了與CMOS平面工藝的良好兼容，并且易于集成，有利于抑制短溝道效應(yīng)，推動(dòng)MOSFETs尺寸往小尺寸方向發(fā)展。
文檔編號(hào)H01L21/336GK102842508SQ20111017433
公開日2012年12月26日 申請(qǐng)日期2011年6月24日 優(yōu)先權(quán)日2011年6月24日
發(fā)明者周華杰, 徐秋霞 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所