專利名稱:一種半導(dǎo)體芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及集成電路封裝技術(shù)領(lǐng)域,具體是一種半導(dǎo)體芯片封裝結(jié)構(gòu)。
背景技術(shù):
隨著超大規(guī)模集成電路進入深亞微米,CMOS工藝的技術(shù)節(jié)點從65nm,45nm向32nm、22nm推進,CMOS芯片一直朝著低電壓的方向在發(fā)展,其I/O供電電壓從5V、3. 3V、2. 5V到90nm的I. 8V,核的供電電壓從5V降到90nm的IV。芯片供電電壓一路下降導(dǎo)致芯片能容忍的電源噪聲容限持續(xù)縮小,芯片對供電系統(tǒng)在時域和頻域的干擾更加敏感。另一方面,集成電路芯片容納的晶體管數(shù)量不斷增加,要驅(qū)動所有這些晶體管工作需要更大的電流,同時芯片產(chǎn)生的瞬態(tài)開關(guān)噪聲電流增加;而且晶體管開關(guān)速度的增加,使得瞬態(tài)開關(guān)噪聲電流的頻率分布的帶寬更寬,所以集成電路芯片產(chǎn)生更大的電源噪聲電壓(dV = L*dl/dt),同時其頻域分布更廣。也就是說,目前集成電路芯片產(chǎn)生的電源噪聲將越來越大,而其容忍 電源噪聲的能力越來越弱。聞頻聞速、多功能、聞性能、小體積和聞可罪性是電子廣品的發(fā)展方向,以往在模塊層面、甚至系統(tǒng)板層面上實現(xiàn)的功能將要求在封裝層面上實現(xiàn)。多芯片封裝(MCM)、POP (Package-on-Package)、3維芯片堆疊封裝不受同質(zhì)材料和芯片工藝兼容的限制,可以實現(xiàn)射頻芯片、光子芯片、MEMS傳感器芯片與集成電路芯片的高密度異質(zhì)集成,因而受到廣泛關(guān)注。由于同一封裝中各個芯片片間距縮小到幾十微米,相互電源噪聲干擾增大;特別是當(dāng)除包含數(shù)字芯片外,還包含RF芯片、模擬芯片或微傳感芯片時,情況更為復(fù)雜,例如RF芯片是一個強干擾源,而模擬芯片或微傳感芯片又對干擾極為敏感。為同一封裝中各個芯片提供純凈高效的供電成為一個棘手的問題,既要保證電源分配網(wǎng)絡(luò)(TON)在超寬帶頻率范圍內(nèi)對各個芯片提供低輸入阻抗以抑制各個芯片產(chǎn)生電源噪聲,又要保證電源分配網(wǎng)絡(luò)(PDN)在超寬帶頻率范圍內(nèi)提供各個芯片間足夠的隔離以抑制各個芯片產(chǎn)生的電源噪聲在芯片間的傳播和干擾,同時還要提供對外來電源噪聲的隔離以避免封裝外部產(chǎn)生的電源噪聲對封裝內(nèi)各個芯片的影響。時至今日,對PCB主板的電源完整性問題研究較多,在PCB主板上抑制電源噪聲傳播的方法有在電源/地平面采用電磁帶隙(EBG)結(jié)構(gòu),在電源/地平面間引入一層電磁吸收的鐵氧體材料,或?qū)BG結(jié)構(gòu)和鐵氧體材料相結(jié)合,還有采用電源/地平面間的X /4周期排列通孔對來抑制電源和地平面間平面共振,從而抑制PCB板上的電源噪聲傳播。其中EBG結(jié)構(gòu)同PCB板工藝兼容,并且可以將EBG結(jié)構(gòu)設(shè)計到PCB板電源分配網(wǎng)絡(luò)(TON)中,通過設(shè)計合適的EBG結(jié)構(gòu)形狀可以實現(xiàn)較寬帶寬的隔離,同時改變EBG結(jié)構(gòu)的尺寸可以調(diào)節(jié)其工作頻率,電磁帶隙(EBG)結(jié)構(gòu)通常包括蘑菇型(MT-EBG)和平面型(PT-EBG)。上述電磁帶隙(EBG)結(jié)構(gòu)顯示當(dāng)其工作頻率在I-IOGHz范圍時,其一個周期的尺寸約30mmX30mm左右,比整個封裝的面積都大,顯然對封裝基板或插入板來說不適用
發(fā)明內(nèi)容
本發(fā)明的目的在于,克服現(xiàn)有的集成電路封裝中存在的封裝內(nèi)芯片間電源噪聲干擾,以及外部電源噪聲對封裝內(nèi)芯片干擾的間題,提供一種封裝內(nèi)芯片電源噪聲隔離屏蔽的結(jié)構(gòu)和方法以提升封裝系統(tǒng)性能。根據(jù)本發(fā)明提出的一種半導(dǎo)體芯片封裝結(jié)構(gòu)包括至少一個芯片封裝基板和/或至少一個插入板;所述芯片封裝基板上設(shè)有電磁帶隙結(jié)構(gòu);所述插入板上設(shè)有電磁帶隙結(jié)構(gòu)。進一步,所述封裝基板上設(shè)有至少一個平面型電源分配層;所述插入板上設(shè)有至少一個平面型電源分配層。進一步,所述封裝基板上設(shè)有至少兩個相互層疊的平面型電源分配層;所述插入板上設(shè)有至少兩個相互層疊的平面型電源分配層。
進一步,所述平面型電源分配層包括至少兩個相互電絕緣的子平面型電源分配層;每一個所述子平面型電源分配層承載一個供電電壓。進一步,所述平面型電源分配層由一地平面、一電源平面和一高介電常數(shù)介質(zhì)層構(gòu)成;所述高介電常數(shù)介質(zhì)層位于所述地平面和所屬電源平面之間;每一個所述平面型電源分配層承載一個供電電壓。進一步,所述平面型電源分配層由兩個地平面、一個電源平面和兩個高介電常數(shù)介質(zhì)層構(gòu)成;所述兩個地平面、一個電源平面和兩個高介電常數(shù)介質(zhì)層按照地平面、高介電常數(shù)介質(zhì)層、電源平面、高介電常數(shù)介質(zhì)層、地平面依次排列;每一個所述平面型電源分配層承載一個供電電壓。進一步,所述平面型電源分配層或所述子平面型電源分配層上設(shè)有一個電磁帶隙結(jié)構(gòu);所述電磁帶隙結(jié)構(gòu)的形狀包括直線形、直角型或方框型;所述電磁帶隙結(jié)構(gòu)在平面型電源分配層或所述子平面型電源分配層上的分布位置包括頂部、中部或底部;所述電磁帶隙結(jié)構(gòu)將所述平面型電源分配層或所述子平面型電源分配層分成兩個區(qū)域;其中一個區(qū)域作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點區(qū)域;另一個區(qū)域作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點區(qū)域;所述作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點的區(qū)域面積大于所述作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點的區(qū)域面積;所述作為所述芯片封裝基板或所述插入板向其上芯片饋給電源的饋電點的區(qū)域的電源平面和地平面是連續(xù)的。進一步,所述平面型電源分配層上設(shè)有一個電磁帶隙結(jié)構(gòu);所述電磁帶隙結(jié)構(gòu)的形狀包括直線形、直角型或方框型;所述電磁帶隙結(jié)構(gòu)在平面型電源分配層上的分布位置包括頂部、中部或底部;所述電磁帶隙結(jié)構(gòu)將所述平面型電源分配層分成兩個區(qū)域;其中一個區(qū)域作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點區(qū)域;另一個區(qū)域作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點區(qū)域;所述作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點的區(qū)域面積大于所述作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點的區(qū)域面積;所述作為所述芯片封裝基板或所述插入板向其上芯片饋給電源的饋電點的區(qū)域的電源平面和地平面是連續(xù)的。進一步,所述電磁帶隙結(jié)構(gòu)為所述平面型電源分配層的一部分;所述電磁帶隙結(jié)構(gòu)中的電源平面為周期結(jié)構(gòu),相對應(yīng)的地平面是連續(xù)平面或與電源平面上周期結(jié)構(gòu)相對應(yīng)的周期結(jié)構(gòu)。進一步,所述電磁帶隙結(jié)構(gòu)區(qū)域中的周期結(jié)構(gòu)電源平面是由2維周期排列的連續(xù)平面金屬塊和連接兩個相鄰連續(xù)平面金屬塊的金屬導(dǎo)線組成; 所述連續(xù)平面金屬塊包括方形、正六方形或三角形;所述金屬導(dǎo)線的形狀包括直線型、‘V字彎曲折線型、環(huán)型或螺旋型;所述電磁帶隙結(jié)構(gòu)區(qū)域中的所述地平面是連續(xù)的或所述地平面與所述電源平面上所述金屬導(dǎo)線區(qū)域相對應(yīng)的區(qū)域是中空的。進一步,所述芯片封裝基板包括有機材料或陶瓷材料;其中,所述有機材料包括FR4、BT或PI ;所述陶瓷材料包括LTCC或HTCC ;所述芯片封裝基板包括剛性基板、柔性基板或半剛性基板;所述插入板材料包括硅、玻璃或陶瓷。進一步,所述高介電常數(shù)介質(zhì)層厚度在100納米-20微米;所述高介電常數(shù)介質(zhì)層的介電常數(shù)在10-5000。本發(fā)明提供的一種半導(dǎo)體芯片封裝結(jié)構(gòu),可以實現(xiàn)封裝中在覆蓋低頻頻帶的超寬頻帶范圍內(nèi)的芯片電源噪聲隔離屏蔽,同時兼顧超寬頻帶范圍內(nèi)的對芯片電源噪聲產(chǎn)生的抑制。
圖I為本發(fā)明一種半導(dǎo)體芯片封裝結(jié)構(gòu)的一個實施例剖面示意圖;圖2a、2b為本發(fā)明實施例中所示的一種平面型電源分配層的兩種不同組成結(jié)構(gòu)的剖面示意圖;圖3a、3b為本發(fā)明實施例中所示的另一種平面型電源分配層的兩種不同組成結(jié)構(gòu)的剖面示意圖;圖4為本發(fā)明實施例中所示的電磁帶隙(EBG)結(jié)構(gòu)的分布式等效LC 二維網(wǎng)絡(luò)結(jié)構(gòu)示意圖;圖5a、5b、5c為本發(fā)明實施例中所示的局域帶有電磁帶隙(EBG)結(jié)構(gòu)的平面型電源分配層的俯視圖;圖6a為本發(fā)明實施例中所示的電磁帶隙(EBG)結(jié)構(gòu)單元中連續(xù)平面金屬塊呈方形的電源平面結(jié)構(gòu)示意圖;圖6b為與圖6a的電源平面結(jié)構(gòu)相對應(yīng)的帶相應(yīng)周期結(jié)構(gòu)的地平面示意圖7a為本發(fā)明實施例中所示的電磁帶隙(EBG)結(jié)構(gòu)單元中連續(xù)平面金屬塊呈正六方形的電源平面結(jié)構(gòu)示意圖;圖7b為與圖7a的電源平面結(jié)構(gòu)相對應(yīng)的帶相應(yīng)周期結(jié)構(gòu)的地平面示意圖;圖8為本發(fā)明一種半導(dǎo)體芯片封裝結(jié)構(gòu)的另一個實施例剖面示意圖;圖9為本發(fā)明一種半導(dǎo)體 芯片封裝結(jié)構(gòu)的第三個實施例剖面示意圖;圖10為本發(fā)明一種半導(dǎo)體芯片封裝結(jié)構(gòu)的第四個實施例剖面示意圖;圖11為本發(fā)明一種半導(dǎo)體芯片封裝結(jié)構(gòu)的第五個實施例剖面示意圖。其中,I =PoP 封裝;2 PCB 主板;3 :芯片封裝基板;4 :半導(dǎo)體芯片;5:凸點;6 :焊球;7:BGA 焊球;8 :插入板;9 :基于穿透各插入板的導(dǎo)電通孔TSV的垂直互連;10 3D芯片疊層封裝;11 :導(dǎo)電通孔(TSV);12:電源平面;13 :高介電常數(shù)介質(zhì)層;14 :地平面;15 :電磁帶隙(EBG)結(jié)構(gòu);16 :平面型電源分配層;17 :電磁帶隙(EBG)結(jié)構(gòu)中的周期結(jié)構(gòu)電源平面;18:電源平面上一個周期結(jié)構(gòu)單元內(nèi)的一連續(xù)平面金屬塊,可視為等效電容部分;19:電源平面上周期結(jié)構(gòu)中的連接兩個相鄰連續(xù)平面金屬塊的金屬導(dǎo)線區(qū)域,可視為等效電感部分;20 :電磁帶隙(EBG)結(jié)構(gòu)中帶相應(yīng)周期結(jié)構(gòu)的地平面;21 :地平面上與電源平面上金屬導(dǎo)線區(qū)域相對應(yīng)的挖空區(qū)域;22 :電源饋入或饋出芯片封裝基板內(nèi)的饋電點;23 :芯片封裝基板向其上芯片饋給電源的饋電點;24 :電源饋入或饋出插入板的饋電點;25 :插入板向其上芯片饋給電源的饋電點;26 :金屬再布線層(RDL)。
具體實施例方式為了使本發(fā)明的目的,技術(shù)方案和優(yōu)點描述的更清晰,以下結(jié)合具體的實例例及附圖加以說明。本發(fā)明所述的多種半導(dǎo)體芯片封裝結(jié)構(gòu),不僅能實現(xiàn)封裝中在覆蓋低頻頻帶的超寬頻帶范圍內(nèi)的芯片電源噪聲隔離屏蔽,同時還能兼顧超寬頻帶范圍內(nèi)的對芯片電源噪聲產(chǎn)生的抑制。實施例I :圖I為基于帶電源噪聲隔離的芯片封裝基板的雙層芯片堆疊封裝結(jié)構(gòu)示意圖。該封裝結(jié)構(gòu)包括兩個半導(dǎo)體芯片4、兩個芯片封裝基板3、若干個凸點5、若干個焊球6以及若干個BGA焊球7。半導(dǎo)體芯片4通過凸點5直接組裝在芯片封裝基板3上,兩個半導(dǎo)體芯片4之間通過焊球6連接。芯片封裝基板3內(nèi)有多層布線,BGA焊球7是整個封裝的外部電連接端口。平面型電源分配層16是芯片封裝基板3中的一部分。平面型電源分配層16上的電磁帶隙(EBG)結(jié)構(gòu)15將平面型電源分配層16分成0區(qū)域和0'區(qū)域。0'區(qū)域面積大于0區(qū)域面積;電源饋入或饋出芯片封裝基板3的饋電點22位于0區(qū)域,從芯片封裝基板3向其上半導(dǎo)體芯片4饋給電源的饋電點23位于0'區(qū)域。
如2a、2b所示的一種平面型電源分配層16結(jié)構(gòu)包括一個電源平面12和一個地平面14以及一個高介電常數(shù)介質(zhì)層13。其中電源平面12、地平面14以及夾在兩平面之間的高介電常數(shù)介質(zhì)層13構(gòu)成一個電磁諧振腔。平面型電源分配層16的中的電源平面12局域帶有周期結(jié)構(gòu)。所述地平面14可以為連續(xù)平面(如圖2b所示),也可以在與電源平面12上周期結(jié)構(gòu)所在區(qū)域相對應(yīng)的區(qū)域上有相對應(yīng)的周期結(jié)構(gòu)(如圖2a所示)。所述電源平面12上周期結(jié)構(gòu)和相對應(yīng)的地平面14,以及相對應(yīng)的高介電常數(shù)介質(zhì)層13 —起構(gòu)成電磁帶隙(EBG)結(jié)構(gòu)15。如3a、3b所示的一種平面型電源分配層由兩個地平面14、一個電源平面12和兩個高介電常數(shù)介質(zhì)層13構(gòu)成。兩個地平面14、一個電源平面12和兩個高介電常數(shù)介質(zhì)層13按照地平面14、高介電常數(shù)介質(zhì)層13、電源平面12、高介電常數(shù)介質(zhì)層13、地平面14依次排列。所述電源平面12局域帶有周期結(jié)構(gòu),所述地平面14可以為連續(xù)平面(如圖3a所示),也可以為任一地平面14在與電源平面12上周期結(jié)構(gòu)所在區(qū)域相對應(yīng)的區(qū)域上有相對應(yīng)的周期結(jié)構(gòu)(圖中未示出),也可以為二個地平面14在與電源平面12上周期結(jié)構(gòu)所在區(qū)域相對應(yīng)的區(qū)域上都有相對應(yīng)的周期結(jié)構(gòu)(如圖3b所示)。所述電源平面12上周期結(jié)構(gòu)和相對應(yīng)的地平面14,以及相對應(yīng)的高介電常數(shù)介質(zhì)層13 —起構(gòu)成具有一定禁帶帶隙的電磁帶隙(EBG)結(jié)構(gòu)15,即構(gòu)成具有一定濾波隔離帶寬的電磁帶隙(EBG)結(jié)構(gòu)15,與地平面為連續(xù)平面相比較,后兩種情況構(gòu)成的電磁帶隙(EBG)結(jié)構(gòu)15的濾波隔離頻率依次能覆蓋更低的頻率。由于電源分配網(wǎng)絡(luò)(PDN)主要是為半導(dǎo)體芯片4提供直流、不隨時間變化的恒定電壓供應(yīng),任何隨時間變化的電壓波動都可視為電源噪聲,電源分配網(wǎng)絡(luò)的電源噪聲頻率分布的低頻端極限接近DC,同時通常IGHz以下頻帶的電源噪聲分量也占有相當(dāng)比重,所以對電源分配網(wǎng)絡(luò)的電源噪聲抑制和隔離具有需要覆蓋低頻頻帶的特點,電磁帶隙(EBG)結(jié)構(gòu)15可以看作是等效電感L和等效電容C構(gòu)成的一個分布式LC 二維網(wǎng)絡(luò)。如附圖4所示,電磁帶隙(EBG)結(jié)構(gòu)15的響應(yīng)頻率與L和C的大小有關(guān),增大L和(或)C值時,響應(yīng)頻率可以向低頻移動。集成電路封裝中的芯片封裝基板3和插入板8受到封裝尺寸的限制,其大小通常在5cm以內(nèi),要在芯片封裝基板3和插入板8中實現(xiàn)覆蓋低頻頻帶的小周期尺寸的電磁帶隙(EBG)結(jié)構(gòu)15需要大等效電容密度和(或)大等效電感密度的結(jié)構(gòu)。
圖I中所示的平面型電源分配層16的結(jié)構(gòu)俯視圖如附圖5a、5b、5c所示,但不限于此。圖5a、5b和5c示出直線型、直角形、方框型3種不同電磁帶隙(EBG)結(jié)構(gòu)15形狀的平面型電源分配層16的俯視圖。它們不僅適用于一個由一個電源平面12和一個地平面14構(gòu)成的平面型電源分配層16,也適用于一個由一個電源平面12和二個地平面14構(gòu)成的平面型電源分配層16。所示電磁帶隙(EBG)結(jié)構(gòu)15所在區(qū)域也是電源平面12上周期結(jié)構(gòu)所在區(qū)域,也是地平面14上相對應(yīng)周期結(jié)構(gòu)所在區(qū)域。電磁帶隙(EBG)結(jié)構(gòu)15將平面型電源分配層16分成0區(qū)域和0'區(qū)域。由于電磁帶隙(EBG)結(jié)構(gòu)15的存在,平面型電源分配層16的0區(qū)域和0'區(qū)域之間有一定帶寬和深度的隔離,其隔離帶寬和隔離深度由一個電磁帶隙(EBG)結(jié)構(gòu)周期的形狀以及電磁帶隙(EBG)結(jié)構(gòu)15中電磁帶隙(EBG)結(jié)構(gòu)周期數(shù)有關(guān)。0'區(qū)域的面積大于0區(qū)域。0'區(qū)域中的電源平面12和地平面14為連續(xù)金屬平面。大電容密度、大面積的0'區(qū)域所提供的退耦電容有效地抑制了該芯片封裝基板3和/或插入板8上半導(dǎo)體芯片4電源噪聲的產(chǎn)生。電磁帶隙(EBG)結(jié)構(gòu)15的形狀是任意的,以及電磁帶隙(EBG)結(jié)構(gòu)15的分布位置可以是在平面型電源分配層16上的頂部、中部、底部等,也是任意的。也就是說,0區(qū)域和0'區(qū)域的形狀是任意的,以及0區(qū)域和0'區(qū)域在平 面型電源分配層16上的具體位置是由其上承載的半導(dǎo)體芯片4引腳分布,以及功能和性能決定。例如,圖5a中0區(qū)域居于平面型電源分配層16的一側(cè),圖5b中0區(qū)域居于平面型電源分配層16的一角,圖5c中0區(qū)域居于平面型電源分配層16的四周,但不限于此。圖I中所示的平面型電源分配層16的電磁帶隙(EBG)結(jié)構(gòu)15的電源平面12結(jié)構(gòu)如附圖6a、7a所示,地平面結(jié)構(gòu)如相應(yīng)附圖6b、7b所示,但不限于此;在電磁帶隙(EBG)結(jié)構(gòu)15的電源平面12上,電磁帶隙(EBG)結(jié)構(gòu)單元中連續(xù)平面金屬塊可以呈方形(如圖6a所示)、正六方形(如圖7a所示)、三角形、但不限于此。一定寬度和長度的一金屬導(dǎo)線連接兩個相鄰連續(xù)平面金屬塊,僅金屬導(dǎo)線的兩端分別與兩個相鄰連續(xù)平面金屬塊接觸形成電連通,金屬導(dǎo)線的其它部分與連續(xù)平面金屬塊之間有一定隔離間隙,是非接觸的。也就是說,假如除去金屬導(dǎo)線后,不同連續(xù)平面金屬塊之間是電絕緣的。所述金屬導(dǎo)線的形狀可以是直線型、‘V字彎曲折線型、環(huán)型(包括圓形環(huán)、矩形環(huán)和多邊形環(huán))、螺旋型(包括圓形螺旋、矩形螺旋和多邊螺旋)、但不限于此。所述金屬導(dǎo)線與其各分段間的隔離間隙,以及金屬導(dǎo)線與連續(xù)平面金屬塊間的隔離間隙一起構(gòu)成金屬導(dǎo)線區(qū)域19。電磁帶隙(EBG)結(jié)構(gòu)15的地平面14可以是連續(xù)的,也可以是與電源平面上金屬導(dǎo)線區(qū)域19相對應(yīng)區(qū)域是中空的(如圖6b、7b所示,地平面上與電源平面上金屬導(dǎo)線區(qū)域19相對應(yīng)的挖空區(qū)域21),后者獲得的電磁帶隙(EBG)結(jié)構(gòu)15的濾波隔離頻率能覆蓋更低的頻率。高介電常數(shù)介質(zhì)層13厚度在100納米到20微米范圍內(nèi)。高介電常數(shù)介質(zhì)層13的介電常數(shù)在10到5000范圍內(nèi)。高介電常數(shù)介質(zhì)層13越薄,介電常數(shù)越大,相同形狀尺寸的電磁帶隙(EBG)結(jié)構(gòu)15的禁帶覆蓋更低頻率,所述半導(dǎo)體芯片封裝結(jié)構(gòu)對半導(dǎo)體芯片4電源噪聲隔離屏蔽的頻帶,以及對半導(dǎo)體芯片4電源噪聲產(chǎn)生抑制的頻帶能覆蓋更低頻率,頻帶更寬;高介電常數(shù)介質(zhì)層13越薄,介電常數(shù)越大,對于相同形狀電磁帶隙(EBG)結(jié)構(gòu)15,相同工作頻帶時,單個電磁帶隙(EBG)結(jié)構(gòu)單元的尺寸更小,這樣更適用于小尺寸、高密度的芯片封裝。高介電常數(shù)介質(zhì)層材料可以是有機材料、有機無機復(fù)合材料、無機材料、陶瓷材料等,但不限于此;
芯片封裝基板3通常采用有機材料,包括FR4、BT、PI等,但不限于此,也可以采用LTCC、HTCC陶瓷材料。芯片封裝基板3可以是剛性基板、柔性基板、也可以是半剛性基板。插入板8通常采用硅片,但一些低成本和大尺寸、低密度導(dǎo)通孔的插入板也有采用玻璃片。當(dāng)一個半導(dǎo)體芯片4由于功能和性能要求,需要兩個或兩個以上電壓供電,例如,需要兩個或兩個以上電壓給半導(dǎo)體芯片的不同功能區(qū)域供電,這些兩個或兩個以上供電電壓的數(shù)值(伏值)可以相同,也可以不同。也就是說,半導(dǎo)體芯片的不同功能區(qū)域可能需要不同電壓等級(·不同電壓值)的供電,例如5V、3. 3V、1.8V、1.2V等。也可能是,雖然半導(dǎo)體芯片的不同功能區(qū)域需要的供電電壓等級(電壓值)相同,但是由于不同功能區(qū)域的信號類型不同,例如數(shù)字信號區(qū)域、模擬信號區(qū)域、微波射頻信號區(qū)域、低速信號區(qū)域、高速信號區(qū)域等,不同功能區(qū)域供電間需要隔離以防止相互電源噪聲干擾??傊?,為了防止上述兩個或兩個以上電壓供電間的電源噪聲干擾,通常需要上述兩個或兩個以上電壓供電間有一定的隔離度。在上述情況下,承載上述需要兩個或兩個以上電壓供電的半導(dǎo)體芯片4的芯片封裝基板3和/或插入板8中可以包括兩個或兩個以上相互層疊的平面型電源分配層,每個平面型電源分配層承載一個電壓供電。也可以將芯片封裝基板3和/或插入板8中的一個平面型電源分配層16分割成相互電絕緣的兩個或兩個以上子平面型電源分配層,每個子平面型電源分配層承載一個電壓供電。還可以在芯片封裝基板3和/或插入板8中的采用上述相互層疊的兩個或兩個以上平面型電源分配層16和相互共層的兩個或兩個以上子平面型電源分配層相結(jié)合的方法。一個子平面型電源分配層的結(jié)構(gòu)與上述平面型電源分配層16類同。子平面型電源分配層帶有局域子電磁帶隙(EBG)結(jié)構(gòu)15,它將子平面型電源分配層分成0子區(qū)域和0/子區(qū)域,0'子區(qū)域面積大于0子區(qū)域面積;電源饋入或饋出子平面型電源分配層的饋電點位于0子區(qū)域,從子平面型電源分配層向其上半導(dǎo)體芯片4饋給電源的饋電點位于0'子區(qū)域。本實施例雙層芯片堆疊封裝的情況,很容易擴展到多層芯片堆疊封裝和單層芯片封裝的情況。本實施例僅示出一個芯片封裝基板3含一個平面型電源分配層的情況,很容易擴展到含多個平面型電源分配層的情況。芯片封裝基板3中至少包括一個由一電源平面和一地平面構(gòu)成的平面型電源分配層或一個由一電源平面和二地平面構(gòu)成的平面型電源分配層。當(dāng)以平面型電源分配層16的0區(qū)域作為電源饋入或饋出所述芯片封裝基板3的饋電區(qū)域,電源饋入或饋出所述芯片封裝基板3的饋電點可以在同一點上,也可以在不同點上,但是都是在0區(qū)域。而以0'區(qū)域作為所述芯片封裝基板3向其上半導(dǎo)體芯片4饋給電源的饋電區(qū)域時,不但保證了芯片封裝基板3上半導(dǎo)體芯片4電源引腳處的供電與芯片封裝基板3的供電間的電源噪聲隔離屏蔽,同時由于大電容密度、大面積的0'區(qū)域所提供的退耦電容有效地抑制了該芯片封裝基板3上的半導(dǎo)體芯片4電源噪聲的產(chǎn)生。本實施例所示結(jié)構(gòu)不僅可以實現(xiàn)兩個半導(dǎo)體芯片間,以及兩個半導(dǎo)體芯片與外界供電系統(tǒng)間的覆蓋低頻頻帶的超寬帶電源噪聲隔離,防止兩個半導(dǎo)體芯片間電源噪聲串?dāng)_,以及外界供電系統(tǒng)電源噪聲對兩個半導(dǎo)體芯片的干擾,同時對兩個半導(dǎo)體芯片提供超寬帶的電源退耦,抑制兩個半導(dǎo)體芯片電源噪聲的產(chǎn)生。
實施例2因為有機封裝基板的熱膨脹系數(shù)TCE比硅、GaAs, InP等半導(dǎo)體材料高很多,機械應(yīng)力大,對尺寸較大的芯片影響嚴(yán)重。同時有機封裝基板的熱導(dǎo)率很低,不利于其上芯片的散熱,影響芯片的壽命和可靠性。另外,無論是有機封裝基板還是陶瓷封裝基板受到制備工藝的限制,布線的線寬和線距都很難至50微米以下,使得其上芯片的1/0(輸入/輸出)端口密度受限,鑒于上述原因,在芯片封裝基板3和半導(dǎo)體芯片4之間插入插入板8,以插入板8作為半導(dǎo)體芯片4的承載板,插入板8通常采用硅片,但一些低成本和大尺寸、低密度導(dǎo)通孔的插入板8也可采用玻璃片。插入板8的厚度根據(jù)不同需求可以在幾十微米到幾百微米范圍。穿透插入板8的垂直導(dǎo)電通孔(TSV) 11實現(xiàn)插入板8上下表面的電連接。該導(dǎo)電通孔(TSV)Il的直徑根據(jù)不同需求可以幾微米到幾百微米范圍,同時穿透插入板8的垂直導(dǎo)電通孔(TSV) 11還有利于其上半導(dǎo)體芯片的散熱。由于插入板8可采用集成電路平面工藝,布線的線寬和線距可達幾微米,可以有效的在芯片封裝基板和半導(dǎo)體芯片間實現(xiàn)I/O端口密度的匹配轉(zhuǎn)換和再分布。 圖8為基于帶電源噪聲隔離的插入板的芯片堆疊封裝結(jié)構(gòu)示意圖;本實施例與第一實施例的區(qū)別在于本實施例所述的芯片堆疊封裝結(jié)構(gòu)包括兩個半導(dǎo)體芯片4、兩個插入板8、若干個凸點5、若干個穿透插入板8導(dǎo)電通孔(TSV) 11、兩個金屬再布線層(RDL) 26分別作為兩個插入板8的一部分,分別位于兩個插入板8上。半導(dǎo)體芯片4通過凸點5直接組裝在插入板8上,各插入板8以及其上的半導(dǎo)體芯片4通過分布在各插入板四周的穿透各插入板8的導(dǎo)電通孔(TSV)Il實現(xiàn)垂直電互連。平面型電源分配層16是插入板8上金屬再布線層(RDL) 26中的一部分,金屬再布線層(RDL)26為多層布線。平面型電源分配層16上的電磁帶隙(EBG)結(jié)構(gòu)15將平面型電源分配層16分成0區(qū)域和0'區(qū)域。0'區(qū)域面積大于0區(qū)域面積;電源饋入或饋出插入板8的饋電點24位于0區(qū)域,從插入板8向其上半導(dǎo)體芯片4饋給電源的饋電點25位于0'區(qū)域。其他部分與實施例一完全一致。本實施例雙層芯片堆疊封裝的情況,很容易擴展到多層芯片堆疊封裝和單層芯片封裝的情況。本實施例僅示出一個插入板8含一個平面型電源分配層的情況,很容易擴展到含多個平面型電源分配層的情況。插入板8中至少包括一個由一電源平面和一地平面構(gòu)成的平面型電源分配層或一個由一電源平面和二地平面構(gòu)成的平面型電源分配層。當(dāng)以平面型電源分配層16的0區(qū)域作為電源饋入或饋出所述插入板8的饋電區(qū)域,電源饋入或饋出所述插入板8的饋電點可以在同一點上,也可以在不同點上,但是都是在0區(qū)域。而以0'區(qū)域作為所述插入板8向其上半導(dǎo)體芯片4饋給電源的饋電區(qū)域時,不但保證了插入板8上半導(dǎo)體芯片4電源引腳處的供電與插入板8的供電間的電源噪聲隔離屏蔽,同時由于大電容密度、大面積的0'區(qū)域所提供的退耦電容有效地抑制了該插入板8上的半導(dǎo)體芯片4電源噪聲的產(chǎn)生。本實施例所示結(jié)構(gòu)不僅可以實現(xiàn)兩個半導(dǎo)體芯片間,以及兩個半導(dǎo)體芯片與外界供電系統(tǒng)間的覆蓋低頻頻帶的超寬帶電源噪聲隔離,防止兩個半導(dǎo)體芯片間電源噪聲串?dāng)_,以及外界供電系統(tǒng)電源噪聲對兩個半導(dǎo)體芯片的干擾,同時對兩個半導(dǎo)體芯片提供超寬帶的電源退耦,抑制兩個半導(dǎo)體芯片電源噪聲的產(chǎn)生。實施例3
圖9為POP (Package-on-Package)封裝結(jié)構(gòu)示意圖;本實施例是第一實施例的一應(yīng)用實例P0P封裝結(jié)構(gòu)是將兩個或多個單層封裝通過分布在四周的焊球6堆疊起來的一種疊層封裝形式,焊球6起到機械支撐和電連接的作用。最底層的芯片封裝基板3底部的BGA焊球7是整個POP封裝I與外部PCB主板2的電連接端口。實施例4圖10為一種基于帶導(dǎo)電通孔插入板的3維芯片堆疊封裝結(jié)構(gòu)示意圖。本實施例與第一實施例和第二實施例的區(qū)別在于半導(dǎo)體芯片4直接組裝在插入板8上,插入板8的上下表面上可以僅有一面組裝有半導(dǎo)體芯片4,也可以兩面都組裝有半導(dǎo)體芯片4,多個承載有半導(dǎo)體芯片4的插入板8相堆疊,再通過最底層插入板8底部的凸點5組裝在封裝基板3上,各插入板8以及其上的半導(dǎo)體芯片4通過分布在各插入板四周的穿透各插入板8的導(dǎo)電通孔(TSV) 11實現(xiàn)垂直相互電連接,封裝基板底部的BGA焊球7是整個3維芯片堆疊封裝的外部電連接端口。與芯片直接3維堆疊的封裝結(jié)構(gòu)相比較,半導(dǎo)體芯片4直接3維堆疊需要在有源芯片上制作導(dǎo)電通孔(TSV) 11孔,不但難度大,工藝廢品率的成本高昂。半導(dǎo) 體芯片4直接3維堆疊需要各個芯片的協(xié)同設(shè)計,研發(fā)成本高,特別是對要實現(xiàn)復(fù)雜功能的封裝,難以實現(xiàn)。出于機械應(yīng)力考慮,半導(dǎo)體芯片4直接3維堆疊一般要求同材質(zhì)材料,如Si芯片,異質(zhì)材料半導(dǎo)體芯片間直接堆疊比較困難。另外,半導(dǎo)體芯片4直接3維堆疊由于屏蔽措施有限,要實現(xiàn)不同功能的數(shù)字、模擬、射頻、光、MEMS、傳感芯片間的直接堆疊比較困難。所以本實施例所示的基于帶導(dǎo)電通孔插入板的3維芯片堆疊封裝結(jié)構(gòu)實用性強,適用范圍廣。本實施例其他部分與實施例一和實施例二完全一致。實施例5圖11為以插入板作為芯片承載板的單芯片封裝結(jié)構(gòu)示意圖;本實施例與第一實施例和第二實施例的區(qū)別在于一個半導(dǎo)體芯片4、一個芯片封裝基板3、一個插入板8、若干個凸點5、若干個BGA焊球7以及若干個穿透插入板8導(dǎo)電通孔(TSV) 11。半導(dǎo)體芯片4通過凸點5直接組裝在插入板8上。插入板8底部的凸點5組裝在封裝基板3上,半導(dǎo)體芯片4與芯片封裝基板3通過穿透插入板8的導(dǎo)電通孔(TSV) 11實現(xiàn)垂直相互互電連接。芯片封裝基板3底部的BGA焊球7是本實施例所述封裝結(jié)構(gòu)的外部電連接端口。在封裝基板3和半導(dǎo)體芯片4之間插入插入板8,以插入板8作為半導(dǎo)體芯片4的承載板,有利于減小半導(dǎo)體芯片4的機械應(yīng)力,增強半導(dǎo)體芯片4的散熱,提高半導(dǎo)體芯片4的壽命和可靠性,同時,插入板8有效的實現(xiàn)了封裝基板3和半導(dǎo)體芯片4之間I/O端口密度的匹配轉(zhuǎn)換和再分布。其他部分與實施例一和實施例二完全一致。以上實施例的封裝結(jié)構(gòu)很容易擴展到封裝結(jié)構(gòu)中的一層封裝基板內(nèi)或一層插入板內(nèi)就承載有多個半導(dǎo)體芯片的情況,即,二維MCM封裝(Multi-ChipModule,指將多個半導(dǎo)體裸芯片組裝在一塊承載基板上的一種封裝形式)。以上實施例的封裝結(jié)構(gòu)中,半導(dǎo)體芯片與直接承載半導(dǎo)體芯片的封裝基板和插入板直接的電連接方式可以是金屬凸點連接(如flip-chip形式),也可以是金屬線連接(如wire-bonding形式),與金屬線連接相比較,金屬凸點連接具有連接路徑短,寄生參數(shù)小、連接密度高的優(yōu)點。上述實施例為本發(fā)明較佳的實施方式,但本發(fā)明的實施方式并不受上述實施例的限制,其他的任何未背離本發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化,均應(yīng)為等效的置換方式,都包含在本發(fā) 明的保護范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于,包括 至少一個芯片封裝基板和/或至少一個插入板; 所述芯片封裝基板上設(shè)有電磁帶隙結(jié)構(gòu); 所述插入板上設(shè)有電磁帶隙結(jié)構(gòu)。
2.根據(jù)權(quán)利要求I所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述封裝基板上設(shè)有至少一個平面型電源分配層; 所述插入板上設(shè)有至少一個平面型電源分配層。
3.根據(jù)權(quán)利要求I所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述封裝基板上設(shè)有至少兩個相互層疊的平面型電源分配層; 所述插入板上設(shè)有至少兩個相互層疊的平面型電源分配層。
4.根據(jù)權(quán)利要求2或3所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層包括至少兩個相互電絕緣的子平面型電源分配層; 每一個所述子平面型電源分配層承載一個供電電壓。
5.根據(jù)權(quán)利要求2或3所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層由一地平面、一電源平面和一高介電常數(shù)介質(zhì)層構(gòu)成; 所述高介電常數(shù)介質(zhì)層位于所述地平面和所屬電源平面之間; 每一個所述平面型電源分配層承載一個供電電壓。
6.根據(jù)權(quán)利要求2或3所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層由兩個地平面、一個電源平面和兩個高介電常數(shù)介質(zhì)層構(gòu)成;所述兩個地平面、一個電源平面和兩個高介電常數(shù)介質(zhì)層按照地平面、高介電常數(shù)介質(zhì)層、電源平面、高介電常數(shù)介質(zhì)層、地平面依次排列; 每一個所述平面型電源分配層承載一個供電電壓。
7.根據(jù)權(quán)利要求4所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層或所述子平面型電源分配層上設(shè)有一個電磁帶隙結(jié)構(gòu); 所述電磁帶隙結(jié)構(gòu)的形狀包括直線形、直角型或方框型; 所述電磁帶隙結(jié)構(gòu)在平面型電源分配層或所述子平面型電源分配層上的分布位置包括頂部、中部或底部;所述電磁帶隙結(jié)構(gòu)將所述平面型電源分配層或所述子平面型電源分配層分成兩個區(qū)域;其中一個區(qū)域作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點區(qū)域;另一個區(qū)域作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點區(qū)域; 所述作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點的區(qū)域面積大于所述作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點的區(qū)域面積; 所述作為所述芯片封裝基板或所述插入板向其上芯片饋給電源的饋電點的區(qū)域的電源平面和地平面是連續(xù)的。
8.根據(jù)權(quán)利要求5所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層上設(shè)有一個電磁帶隙結(jié)構(gòu); 所述電磁帶隙結(jié)構(gòu)的形狀包括直線形、直角型或方框型; 所述電磁帶隙結(jié)構(gòu)在平面型電源分配層上的分布位置包括頂部、中部或底部;所述電磁帶隙結(jié)構(gòu)將所述平面型電源分配層分成兩個區(qū)域;其中一個區(qū)域作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點區(qū)域;另一個區(qū)域作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點區(qū)域; 所述作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點的區(qū)域面積大于所述作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點的區(qū)域面積; 所述作為所述芯片封裝基板或所述插入板向其上芯片饋給電源的饋電點的區(qū)域的電源平面和地平面是連續(xù)的。
9.根據(jù)權(quán)利要求6所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述平面型電源分配層上設(shè)有一個電磁帶隙結(jié)構(gòu); 所述電磁帶隙結(jié)構(gòu)的形狀包括直線形、直角型或方框型; 所述電磁帶隙結(jié)構(gòu)在平面型電源分配層上的分布位置包括頂部、中部或底部;所述電磁帶隙結(jié)構(gòu)將所述平面型電源分配層分成兩個區(qū)域;其中一個區(qū)域作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點區(qū)域;另一個區(qū)域作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點區(qū)域; 所述作為所述芯片封裝基板或所述插入板向其所承載的芯片饋給電源的饋電點的區(qū)域面積大于所述作為電源饋入或饋出所述芯片封裝基板或所述插入板的饋電點的區(qū)域面積; 所述作為所述芯片封裝基板或所述插入板向其上芯片饋給電源的饋電點的區(qū)域的電源平面和地平面是連續(xù)的。
10.根據(jù)權(quán)利要求I所述一種半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述電磁帶隙結(jié)構(gòu)為所述平面型電源分配層的一部分; 所述電磁帶隙結(jié)構(gòu)中的電源平面為周期結(jié)構(gòu),相對應(yīng)的地平面是連續(xù)平面或與電源平面上周期結(jié)構(gòu)相對應(yīng)的周期結(jié)構(gòu)。
11.根據(jù)權(quán)利要求I或10所述的半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述電磁帶隙結(jié)構(gòu)區(qū)域中的周期結(jié)構(gòu)電源平面是由2維周期排列的連續(xù)平面金屬塊和連接兩個相鄰連續(xù)平面金屬塊的金屬導(dǎo)線組成; 所述連續(xù)平面金屬塊包括方形、正六方形或三角形; 所述金屬導(dǎo)線的形狀包括直線型、‘V字彎曲折線型、環(huán)型或螺旋型; 所述電磁帶隙結(jié)構(gòu)區(qū)域中的所述地平面是連續(xù)的或所述地平面與所述電源平面上所述金屬導(dǎo)線區(qū)域相對應(yīng)的區(qū)域是中空的。
12.根據(jù)權(quán)利要求1-3任一項所述的半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述芯片封裝基板包括有機材料或陶瓷材料; 其中,所述有機材料包括FR4、BT或PI ; 所述陶瓷材料包括LTCC或HTCC ; 所述芯片封裝基板包括剛性基板、柔性基板或半剛性基板; 所述插入板材料包括娃、玻璃或陶瓷。
13.根據(jù)權(quán)利要求5所述的半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述高介電常數(shù)介質(zhì)層厚度在100納米-20微米;所述高介電常數(shù)介質(zhì)層的介電常數(shù)在 10-5000。
14.根據(jù)權(quán)利要求6所述的半導(dǎo)體芯片封裝結(jié)構(gòu),其特征在于 所述高介電常數(shù)介質(zhì)層厚度在100納米-20微米;所述高介電常數(shù)介質(zhì)層的介電常數(shù)在 10-5000。
全文摘要
公開了一種半導(dǎo)體芯片封裝結(jié)構(gòu),包括至少一個芯片封裝基板和/或至少一個插入板;所述芯片封裝基板上設(shè)有電磁帶隙;所述插入板設(shè)有電磁帶隙。本發(fā)明提供的一種半導(dǎo)體芯片封裝結(jié)構(gòu),可以實現(xiàn)封裝中在覆蓋低頻頻帶的超寬頻帶范圍內(nèi)的芯片電源噪聲隔離屏蔽,同時兼顧超寬頻帶范圍內(nèi)的對芯片電源噪聲產(chǎn)生的抑制。
文檔編號H01L23/64GK102856304SQ20111017550
公開日2013年1月2日 申請日期2011年6月27日 優(yōu)先權(quán)日2011年6月27日
發(fā)明者李寶霞, 萬里兮 申請人:中國科學(xué)院微電子研究所