專利名稱：四晶體管電路布局、集成電路場(chǎng)效應(yīng)晶體管和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
這里描述的各種實(shí)施方式涉及集成電路，更具體地，涉及用于集成電路的場(chǎng)效應(yīng)晶體管和場(chǎng)效應(yīng)晶體管電路。
背景技術(shù)：
集成電路可以包括儲(chǔ)存數(shù)據(jù)的存儲(chǔ)器件、對(duì)數(shù)據(jù)進(jìn)行邏輯操作的邏輯器件等?；旌霞呻娐房梢园ㄔ谝黄鸬拇鎯?chǔ)器件和邏輯器件。集成電路可以使用場(chǎng)效應(yīng)晶體管作為其有源器件。由于諸如小型化、多功能和/或低制造成本的特性，在電子工業(yè)中集成電路已作為重要元件受到關(guān)注。隨著電子工業(yè)的快速發(fā)展，對(duì)高集成器件的需求一直在增加。

發(fā)明內(nèi)容
這里描述的各種實(shí)施方式能夠提供一種用于集成電路基板的四晶體管布局(four transistor layout) 0四晶體管布局可以包括在集成電路基板中的隔離區(qū)，該隔離區(qū)定義有源區(qū)，該有源區(qū)沿不同的第一方向和第二方向延伸。四個(gè)晶體管的公共源區(qū)從有源區(qū)的中心沿第一方向和第二方向兩者延伸以定義有源區(qū)的在公共源區(qū)外的四個(gè)象限 (quadrant)。提供四個(gè)漏區(qū)，各個(gè)漏區(qū)在四個(gè)象限的相應(yīng)一個(gè)(也就是，四個(gè)漏區(qū)分別在四個(gè)象限中，每個(gè)象限中有一個(gè)漏區(qū))中且與公共源區(qū)間隔開(kāi)。最后，提供四個(gè)柵電極，各個(gè)柵電極在四個(gè)象限的相應(yīng)一個(gè)中(也就是，四個(gè)柵電極分別在四個(gè)象限中，每個(gè)象限中有一個(gè)柵電極)在公共源區(qū)與四個(gè)漏區(qū)中的相應(yīng)一個(gè)之間，各柵電極包括頂點(diǎn)以及第一延伸部分和第二延伸部分，第一延伸部分從頂點(diǎn)沿第一方向延伸，第二延伸部分從頂點(diǎn)沿第二方向延伸。在一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)晶體管的漏區(qū)和柵電極關(guān)于公共源區(qū)的從有源區(qū)的中心沿第一方向延伸的部分與四個(gè)晶體管中的第二對(duì)晶體管的漏區(qū)和柵電極對(duì)稱。在另一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)晶體管的漏區(qū)和柵電極關(guān)于公共源區(qū)的從有源區(qū)的中心沿第二方向延伸的部分與四個(gè)晶體管中的第二對(duì)晶體管的漏區(qū)和柵電極對(duì)稱。還可以提供四個(gè)漏接觸插塞，各個(gè)漏接觸插塞電接觸四個(gè)象限的相應(yīng)一個(gè)中的相應(yīng)一個(gè)漏區(qū)。此外，可以提供一對(duì)源接觸插塞，該對(duì)源接觸插塞中的第一個(gè)在四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第二延伸部分之間，該對(duì)源接觸插塞中的第二個(gè)在四個(gè)晶體管中的第二對(duì)晶體管的柵電極的第二延伸部分之間。在另一些實(shí)施方式中，四個(gè)柵電極的第一和第二延伸部分的末端超過(guò)有源區(qū)延伸到隔離區(qū)上。在又一些實(shí)施方式中，提供四個(gè)柵接觸插塞，各個(gè)柵接觸插塞電連接到四個(gè)柵電極中的相應(yīng)一個(gè)，四個(gè)柵接觸插塞中的第一對(duì)柵接觸插塞與一對(duì)柵電極的頂點(diǎn)相鄰地連接到該對(duì)柵電極中的相應(yīng)一個(gè)，四個(gè)柵接觸插塞中的第二對(duì)柵接觸插塞遠(yuǎn)離一對(duì)柵電極的頂點(diǎn)地連接到該對(duì)柵電極中的相應(yīng)一個(gè)。在一些實(shí)施方式中，第二對(duì)柵接觸插塞包含在有源區(qū)內(nèi)。
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在一些實(shí)施方式中，集成電路基板還包括在其中的多個(gè)存儲(chǔ)單元，該多個(gè)存儲(chǔ)單元沿行方向和列方向布置成陣列。在一些實(shí)施方式中，第一方向是行方向，第二方向是列方向。四個(gè)晶體管可以包括用于一列存儲(chǔ)單元的感測(cè)放大器。在又一些實(shí)施方式中，有源區(qū)在四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第一延伸部分之間且在四個(gè)晶體管中的第二對(duì)晶體管的柵電極的第一延伸部分之間凹進(jìn)，使得隔離區(qū)在四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第一延伸部分之間且在四個(gè)晶體管中的第二對(duì)晶體管的柵電極的第一延伸部分之間突出。在又一些實(shí)施方式中，各柵電極還包括從各自的第二延伸部分的遠(yuǎn)離各自頂點(diǎn)的末端延伸且沿第一方向延伸的第三延伸部分。在另一些實(shí)施方式中，所述各自頂點(diǎn)是各自第一頂點(diǎn)且各第二和第三延伸部分定義位于兩者之間的各第二頂點(diǎn)。在一些實(shí)施方式中， 第三延伸部分可以至少部分地交疊隔離區(qū)，在另一些實(shí)施方式中，第三延伸部分基本不交疊有源區(qū)。在又一些實(shí)施方式中，四個(gè)柵電極的第一和第三延伸部分的末端超過(guò)有源區(qū)延伸到隔離區(qū)上。又一些實(shí)施方式可以包括四個(gè)柵接觸插塞，各個(gè)柵接觸插塞電連接到四個(gè)柵電極中的相應(yīng)一個(gè)，四個(gè)柵接觸插塞中的一對(duì)柵接觸插塞與第一頂點(diǎn)相鄰地連接到一對(duì)柵電極中的相應(yīng)一個(gè)，四個(gè)柵接觸插塞中的一對(duì)柵接觸插塞遠(yuǎn)離第一頂點(diǎn)地連接到一對(duì)柵電極中的相應(yīng)一個(gè)。在一些實(shí)施方式中，遠(yuǎn)離第一頂點(diǎn)地連接到一對(duì)柵電極中的相應(yīng)一個(gè)的該對(duì)柵接觸插塞包含于有源區(qū)內(nèi)。在又一些實(shí)施方式中，四個(gè)柵接觸插塞是四個(gè)第一柵接觸插塞，四晶體管布局還包括四個(gè)第二柵接觸插塞，各個(gè)第二柵接觸插塞電連接到四個(gè)柵電極中的相應(yīng)一個(gè)，四個(gè)第二柵接觸插塞中的一對(duì)與第二頂點(diǎn)相鄰地連接到一對(duì)柵電極中的相應(yīng)一個(gè)，四個(gè)第二柵接觸插塞中的一對(duì)在遠(yuǎn)離第二頂點(diǎn)的第三延伸部分上連接到一對(duì)柵電極中的相應(yīng)一個(gè)。在另一些實(shí)施方式中，各柵電極還包括沿第二方向從各第一延伸部分的遠(yuǎn)離各第一頂點(diǎn)的末端延伸到各第三延伸部分的遠(yuǎn)離各第二頂點(diǎn)的末端的第四延伸部分。各柵電極包括定義閉合環(huán)形柵電極圖案的第一至第四延伸部分，各閉合環(huán)形柵電極圖案圍繞相應(yīng)的一個(gè)漏區(qū)。還可以提供四個(gè)漏接觸插塞，各個(gè)漏接觸插塞電接觸四個(gè)象限的相應(yīng)一個(gè)中的相應(yīng)一個(gè)漏區(qū)且被相應(yīng)的一個(gè)柵電極圍繞。還可以提供四個(gè)第一柵接觸插塞，各個(gè)第一柵接觸插塞電連接到四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第一和第三延伸部分的相應(yīng)一個(gè)的各自中點(diǎn)。可以提供兩個(gè)第二柵接觸插塞，各個(gè)第二柵接觸插塞電連接到四個(gè)晶體管中的第二對(duì)晶體管的柵電極的相應(yīng)的第一頂點(diǎn)。還可以提供兩個(gè)第三柵接觸插塞，各個(gè)第三柵接觸插塞電連接在四個(gè)晶體管中的第二對(duì)晶體管的柵電極的各自第三和第四柵極延伸部的各交叉處。根據(jù)另一些實(shí)施方式的集成電路場(chǎng)效應(yīng)晶體管包括集成電路基板、集成電路基板中定義有源區(qū)的隔離區(qū)、有源區(qū)中間隔開(kāi)的源區(qū)和漏區(qū)、以及間隔開(kāi)的源區(qū)和漏區(qū)之間的有源區(qū)上的柵電極。柵電極延伸跨過(guò)有源區(qū)且延伸到隔離區(qū)上，并且在其中包括著落墊 (landing pad)，著落墊寬于柵電極的非著落墊部分。柵接觸插塞在著落墊處電接觸柵電極。在一些實(shí)施方式中，著落墊至少部分地交疊有源區(qū)。在這些實(shí)施方式中的一些中，著落墊還至少部分地交疊隔離區(qū)，柵接觸插塞還至少部分地交疊隔離區(qū)。在一些實(shí)施方式中，著落墊是第一著落墊，柵接觸插塞是第一柵接觸插塞。柵電極還可以包括第二著落墊和第二柵接觸插塞，第二著落墊寬于柵電極的非著落墊部分，第二柵接觸插塞在第二著落墊處電接觸柵電極。第二著落墊可以至少部分地交疊有源區(qū)，第二柵接觸插塞可以至少部分地交疊有源區(qū)。在這些實(shí)施方式中的一些中，第一著落墊位于柵電極的第一端，第二著落墊位于柵電極的與第一端相反的第二端。在另一些實(shí)施方式中，第一和第二著落墊也至少部分地交疊隔離區(qū)。第一和第二柵接觸插塞也至少部分地交疊隔離區(qū)。此外，在另一些實(shí)施方式中，包括著落墊的柵電極包括與基板相鄰的包括多晶硅的第一層以及在包括多晶硅的第一層上包括金屬硅化物的第二層，柵接觸插塞包括金屬且直接接觸包括金屬硅化物的第二層。所述金屬可以包括鎢。根據(jù)這里描述的又一些實(shí)施方式的半導(dǎo)體器件可以包括設(shè)置在基板中以定義有源區(qū)的器件隔離區(qū)。柵電極設(shè)置在有源區(qū)上且包括沿第一方向延伸的第一延伸部分和沿不同于第一方向的第二方向延伸的第二延伸部分。柵電介質(zhì)層設(shè)置在柵電極和有源區(qū)之間。 層間電介質(zhì)層設(shè)置在包括柵電極的基板上。柵接觸插塞穿過(guò)層間電介質(zhì)層以接觸柵電極。 柵接觸插塞的至少一部分交疊有源區(qū)。在一些實(shí)施方式中，柵電極的第一延伸部分包括第一邊緣部分，該第一邊緣部分交疊與有源區(qū)的一側(cè)相鄰的器件隔離圖案。在另一些實(shí)施方式中，柵電極的第二延伸部分包括第二邊緣部分，該第二邊緣部分交疊與有源區(qū)的另一側(cè)相鄰的器件隔離圖案。此外，在一些實(shí)施方式中，第一延伸部分和第二延伸部分中的至少一個(gè)包括著落部分和非著落部分。著落部分的寬度大于非著落部分的寬度，柵接觸插塞接觸著落部分。在另一些實(shí)施方式中，第一延伸部分包括著落部分和非著落部分，第一延伸部分的部分著落部分交疊有源區(qū)，第一延伸部分的另一部分著落部分交疊器件隔離圖案。著落部分的交疊器件隔離圖案的部分是第一邊緣部分。在又一些實(shí)施方式中，柵電極還包括平行于且面對(duì)第一延伸部分的第三延伸部分，第一延伸部分和第三延伸部分分別連接到第二延伸部分的兩端，第三延伸部分的至少一部分交疊器件隔離圖案。在又一些實(shí)施方式中，柵電極還包括面對(duì)第一延伸部分且與第一延伸部分間隔開(kāi)的第三延伸部分以及面對(duì)第二延伸部分且與第二延伸部分間隔開(kāi)的第四延伸部分，柵電極在平面圖中具有閉合環(huán)形。在又一些實(shí)施方式中，第一、第二、第三和第四延伸部分中的至少一個(gè)包括用于接觸柵接觸插塞的著落部分和非著落部分，著落部分的寬度大于非著落部分的寬度。在又一些實(shí)施方式中，柵接觸插塞的上表面的一部分交疊器件隔離圖案，柵接觸插塞的上表面的另一部分交疊有源區(qū)。在又一些實(shí)施方式中，柵接觸插塞的整個(gè)上表面交疊有源區(qū)。


包括附圖以提供對(duì)本發(fā)明構(gòu)思的進(jìn)一步理解，附圖包括在本說(shuō)明書(shū)中并構(gòu)成本說(shuō)明書(shū)的一部分。附圖示出本發(fā)明構(gòu)思的示范性實(shí)施方式，并與描述一起用于解釋本發(fā)明構(gòu)思的原理。在附圖中圖IA是根據(jù)本發(fā)明構(gòu)思的各種實(shí)施方式的集成電路器件的平面圖；圖IB是沿圖IA的線Ι-Γ取得的截面圖；圖IC是沿圖IA的線ΙΙ-ΙΓ取得的截面圖2A是平面圖，示出根據(jù)本發(fā)明構(gòu)思的實(shí)施方式的集成電路器件的修改示例；圖2B是沿圖2A的線ΙΙΙ-ΙΙΓ取得的截面圖；圖3A是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例；圖;3B是透視圖，示出包括在圖3A的器件中的柵電極；圖4是平面圖，示出根據(jù)另一些實(shí)施方式的集成電路器件的另一修改示例；圖5A是根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的平面圖；圖5B是沿圖5A的線IV-IV'取得的截面圖；圖6A是根據(jù)本發(fā)明構(gòu)思各種實(shí)施方式的包括在集成電路器件的感測(cè)放大器模塊 (sense amplifier block)中的NMOS感測(cè)放大器驅(qū)動(dòng)器的電路圖；圖6B是根據(jù)本發(fā)明構(gòu)思各種實(shí)施方式的包括在集成電路器件的感測(cè)放大器模塊中的PMOS感測(cè)放大器驅(qū)動(dòng)器的電路圖；圖7A是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例；圖7B是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例；圖7C是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例；圖7D是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例；圖7E是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例；圖8A是根據(jù)本發(fā)明構(gòu)思又一些實(shí)施方式的集成電路器件的平面圖；圖8B是沿圖8A的線V-V'取得的截面圖；圖9A是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例；圖9B是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例；圖9C是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例；圖IOA是常規(guī)集成電路器件的平面圖；圖IOB是沿圖IOA的線VI-VI'取得的截面圖；圖11是用于集成電路基板的常規(guī)四晶體管布局的平面圖。
具體實(shí)施例方式本發(fā)明的優(yōu)勢(shì)和特點(diǎn)及其實(shí)施方法將通過(guò)下面參照附圖描述的實(shí)施方式闡明。然而，本發(fā)明可以以不同的形式實(shí)施而不應(yīng)被解釋為限于這里闡述的實(shí)施方式。而是，提供這些實(shí)施方式使得本公開(kāi)徹底和完整，并將本發(fā)明的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。此外， 本發(fā)明僅由權(quán)利要求的范圍定義。相似的附圖標(biāo)記始終指示相似的元件。這里使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)中的一個(gè)或多個(gè)的任意和所有組合并可以縮寫(xiě)為“/”。這里使用的術(shù)語(yǔ)僅用于描述特定的實(shí)施方式而并不旨在限制本發(fā)明。這里使用時(shí)，單數(shù)形式“一”、“一個(gè)”和“該”旨在也包括復(fù)數(shù)形式，除非上下文清楚地另外表明。還將理解，當(dāng)在本說(shuō)明書(shū)中使用時(shí)，術(shù)語(yǔ)“包括”、“包含”、“具有，，和/或它們的變型指明所述特征、區(qū)域、步驟、操作、元件和/或部件的存在，但是不排除一個(gè)或多個(gè)其它特征、區(qū)域、步驟、操作、元件、部件和/或它們的組的存在或增加。將理解，當(dāng)稱一元件諸如層或區(qū)域在另一元件(和/或其變型)上或延伸到另一元件上時(shí)，它可以直接在另一元件上或直接延伸到另一元件上，或者還可以存在居間元件。相反，當(dāng)稱一元件直接在另一元件(和/或其變型)上或直接延伸到另一元件上時(shí)，則沒(méi)有居間元件存在。還將理解，當(dāng)稱一元件連接或耦接到另一元件(和/或其變型)時(shí)，它可以直接連接或耦接到另一元件，或者可以存在居間元件。相反，當(dāng)稱一元件“直接連接”或 “直接耦接”到另一元件(和/或其變型)時(shí)，則沒(méi)有居間元件存在。將理解，盡管這里可以使用術(shù)語(yǔ)第一、第二等來(lái)描述各種元件、部件、區(qū)域、層和/ 或部分，但是這些元件、材料、區(qū)域、層和/或部分不應(yīng)被這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)僅用于將一個(gè)元件、材料、區(qū)域、層或部分與另一元件、材料、區(qū)域、層或部分區(qū)分開(kāi)。因此，下面論述的第一元件、材料、區(qū)域、層或部分可以被稱為第二元件、材料、區(qū)域、層或部分而不背離本發(fā)明的教導(dǎo)。這里可以使用相對(duì)術(shù)語(yǔ)來(lái)描述如附圖所示的一個(gè)元件對(duì)另一元件的關(guān)系。這些相對(duì)術(shù)語(yǔ)一般涉及當(dāng)基板在圖底部時(shí)元件相對(duì)于基板的位置。然而，將理解，相對(duì)術(shù)語(yǔ)旨在涵蓋除了附圖所示取向之外器件的不同取向。例如，如果附圖中結(jié)構(gòu)被倒置，則被描述為在基板“背側(cè)”的元件于是將取向在基板的“上”表面上。因此，取決于附圖的特定取向，示范性術(shù)語(yǔ)“上”能夠涵蓋“下”和“上”兩種取向。類似地，如果附圖之一中的結(jié)構(gòu)被倒置，描述為在另一些元件“之下”、“下”或“下方”的元件于是將取向在另一些元件“之上”或“上方”。 因此，示范性術(shù)語(yǔ)“之下”、“下”、“下方”、“之上”和“上方”能夠涵蓋之上和之下兩種取向。 此外，術(shù)語(yǔ)“水平”和“垂直”以及術(shù)語(yǔ)“x”、“y”和“ζ”在這里用來(lái)描述基本正交的方向并不意味著具體取向。 還將理解，這里使用時(shí)，術(shù)語(yǔ)“行”或“水平”以及“列”或“垂直”表明兩個(gè)相對(duì)非平行的方向，其可以彼此正交。然而，這些術(shù)語(yǔ)也旨在涵蓋不同的取向。這里參照示意性示出本發(fā)明的理想化實(shí)施方式的截面圖和透視圖描述了本發(fā)明的實(shí)施方式。這樣，由于例如制造技術(shù)和/或容差引起的從所示形狀的變化是可以預(yù)期的。 因此，本發(fā)明的實(shí)施方式不應(yīng)解釋為限于這里示出的區(qū)域的特定形狀，而是包括例如制造引起的形狀偏差。例如，示出或描述為平坦的區(qū)域一般可以具有粗糙和/或非線性的特征。 此外，示出的銳角一般可以是倒圓的。因此，附圖中示出的區(qū)域本質(zhì)上是示意性的，它們的形狀并非要示出區(qū)域的精確形狀并且不旨在限制本發(fā)明的范圍。實(shí)施方式1圖IA是根據(jù)本發(fā)明構(gòu)思各種實(shí)施方式的集成電路器件的平面圖，圖IB是沿圖IA 的線Ι-Γ取得的截面圖，圖IC是沿圖IA的線II-II'取得的截面圖。參照?qǐng)D1A、1B和1C，定義有源區(qū)ACT的器件隔離圖案102可以設(shè)置在集成電路基板100諸如半導(dǎo)體基板(在下文稱作“基板”)中。有源區(qū)ACT可以對(duì)應(yīng)于基板100的被器件隔離圖案102圍繞的部分。器件隔離圖案102可以使用溝槽型器件隔離法形成。例如， 器件隔離圖案102可以填充形成在基板100中的溝槽?；?00可以是硅基板、鍺基板、 硅-鍺基板和/或包括一層或多層的各種其它微電子基板。器件隔離圖案102可以包括氧化物、氮化物和/或氮氧化物。有源區(qū)ACT可以摻雜有第一導(dǎo)電類型的摻雜劑。柵電極110設(shè)置在有源區(qū)ACT之上。如圖IA所示，柵電極110可以在與基板100 的上表面平行的第一方向Dl上延伸以在平面圖中交叉有源區(qū)ACT。也就是說(shuō)，第一方向Dl 可以是柵電極110的縱向方向。如圖IB和IC所示，柵電介質(zhì)層105可以設(shè)置在柵電極110 與有源區(qū)ACT之間。蓋電介質(zhì)圖案120可以設(shè)置在柵電極110上。蓋電介質(zhì)圖案120可以具有與柵電極110的側(cè)壁自對(duì)準(zhǔn)的側(cè)壁。柵電介質(zhì)層110可以是由氧化物、氮化物、高k電介質(zhì)和/或氮氧化物形成的單層或多層。高k電介質(zhì)可以具有比氮化物高的介電常數(shù)。例如，高k電介質(zhì)可以包括絕緣金屬氧化物諸如鉿氧化物、鋁氧化物、和/或類似物。蓋電介質(zhì)圖案120可以包括氧化物、氮化物和/或氮氧化物。蓋電介質(zhì)圖案120和柵電極110可以利用定義柵電極110的掩模圖案(未示出)形成。柵電極110可以由導(dǎo)電材料形成。例如，柵電極110可以包括摻雜有摻雜劑的半導(dǎo)體(例如摻雜硅、摻雜硅鍺、摻雜鍺、和/或類似物)、金屬(例如鈦、鉭、鎢、鋁和/或類似物)、導(dǎo)電的金屬氮化物(例如鈦氮化物、鉭氮化物和/或類似物)、和/或?qū)щ姷慕饘?半導(dǎo)體化合物(例如鎢硅化物、鈷硅化物、鎳硅化物、鈦硅化物和/或類似物)。柵電極110可以形成為單層或多層。根據(jù)一實(shí)施方式，柵電極110可以包括順序堆疊的摻雜半導(dǎo)體諸如多晶硅和導(dǎo)電的金屬-半導(dǎo)體化合物諸如金屬硅化物如鎢硅化物。在另一些實(shí)施方式中， 柵電極110可以包括順序堆疊的導(dǎo)電的金屬氮化物和金屬。然而，本發(fā)明不限于此。柵電極110可以具有三層以上的堆疊結(jié)構(gòu)。如在圖IA和IB中所公開(kāi)的，柵電極110可以包括交疊器件隔離圖案102的第一邊緣部分111。此外，柵電極110可以包括位于第一邊緣部分111相對(duì)側(cè)的第二邊緣部分 112。第二邊緣部分112可以交疊器件隔離圖案102的另一部分，所述另一部分位于器件隔離圖案102的交疊第一邊緣部分111的部分的相對(duì)側(cè)。如圖IA所示，柵電極110可以沿第一方向Dl延伸以交叉有源區(qū)ACT的與第二方向D2平行的兩側(cè)。第二方向D2可以垂直于第一方向Dl，且可以平行于基板100的上表面。第一邊緣部分111和第二邊緣部分112可以連接到柵電極110的與有源區(qū)ACT交疊的部分的兩端。第一邊緣部分111可以具有沿第一方向Dl的第一長(zhǎng)度Li，第二邊緣部分112具有沿第一方向Dl的第二長(zhǎng)度L2。第一源/漏區(qū)122和第二源/漏區(qū)IM可以分別設(shè)置在柵電極110兩側(cè)的有源區(qū) ACT中。第一和第二源/漏區(qū)122、1M可以是摻雜有第二導(dǎo)電類型摻雜劑的摻雜區(qū)。第二導(dǎo)電類型摻雜劑不同于第一導(dǎo)電類型摻雜劑。例如，第一導(dǎo)電類型摻雜劑或第二導(dǎo)電類型摻雜劑之一可以是η型摻雜劑，另一個(gè)可以是ρ型摻雜劑。如圖IC所示，柵間隔物119可以設(shè)置在蓋電介質(zhì)圖案120和柵電極110的側(cè)壁上。柵間隔物119可以由氧化物、氮化物和/或氧氮化物形成，且可以是單層或多層。層間電介質(zhì)層130可以設(shè)置在包括柵電極110 的基板100的整個(gè)表面之上。層間電介質(zhì)層130可以由氧化物、氮化物和/或氧氮化物形成且可以是單層或多層。柵接觸插塞135可以順序穿過(guò)層間電介質(zhì)層130和蓋電介質(zhì)圖案120以接觸柵電極110的上表面。柵接觸插塞135的整個(gè)下表面可以接觸柵電極110。至少一部分柵接觸
11插塞135可以交疊有源區(qū)ACT。換言之，至少一部分柵接觸插塞135可以在垂直于基板100 的上表面的方向上交疊有源區(qū)ACT。根據(jù)一實(shí)施方式，如在圖IA和IB中所公開(kāi)的，柵接觸插塞135的上表面可以包括交疊器件隔離圖案102的第一部分TSl和交疊有源區(qū)ACT的第二部分TS2。換言之，一部分柵接觸插塞135可以交疊有源區(qū)ACT，另一部分柵接觸插塞135可以交疊器件隔離圖案 102。如圖IB所示，柵接觸插塞135的上表面可以比其下表面更寬。這樣，柵接觸插塞135 的側(cè)壁可以具有傾斜結(jié)構(gòu)。柵接觸插塞135的上表面的第一部分TSl可以交疊第一邊緣部分 111。柵接觸插塞135的上表面具有沿第一方向Dl的第一寬度Wcl和沿第二方向D2的第二寬度Wc2。此時(shí)，柵電極110的第一邊緣部分111的第一長(zhǎng)度Ll可以小于第一寬度Wcl 和柵接觸插塞135的交疊器件隔離圖案102的末端與第一邊緣部分111的末端之間的水平距離30的總和。水平距離30可以是柵接觸插塞135的上表面的第一部分TSl的末端與第一邊緣部分111的末端之間在第一方向Dl上的距離。第一長(zhǎng)度Ll大于零(0)。第一邊緣部分111的末端可以對(duì)應(yīng)于柵電極110的末端。根據(jù)一實(shí)施方式，水平距離30可以是第一寬度Wcl的約5%至約15%。根據(jù)一實(shí)施方式，第一邊緣部分111的第一長(zhǎng)度Ll可以小于第一寬度Wcl。如果接觸柵電極的柵接觸插塞完全交疊器件隔離圖案，則在柵電極的縱向方向上有源區(qū)的寬度會(huì)在給定區(qū)域中是小的。但是，當(dāng)根據(jù)本發(fā)明構(gòu)思實(shí)施方式的柵電極110沿第一方向Dl的長(zhǎng)度可與具有完全交疊器件隔離圖案的柵接觸插塞的柵電極的長(zhǎng)度相同時(shí)，根據(jù)本發(fā)明概念的上述實(shí)施方式，有源區(qū)ACT沿第一方向Dl的寬度能夠增大直到有源區(qū)ACT交疊柵接觸插塞135的至少一部分。溝道區(qū)可以定義在柵電極110之下的有源區(qū) ACT中。有源區(qū)ACT沿第一方向Dl的寬度對(duì)應(yīng)于溝道區(qū)的溝道寬度。隨著有源區(qū)ACT沿第一方向Dl的寬度增大，溝道寬度增大。因此，包括柵電極110的場(chǎng)效應(yīng)晶體管(在下文稱為晶體管)的導(dǎo)通電流的量能夠增大。結(jié)果，能夠?qū)崿F(xiàn)為高集成度配置且具有優(yōu)異可靠性的器件。如果柵接觸插塞完全交疊器件隔離圖案，則柵電極的交疊器件隔離圖案的邊緣部分的長(zhǎng)度可以大于第一寬度Wcl和水平距離30之和，使得在柵電極縱向方向上的有源區(qū)寬度減小。在該情況下，晶體管的溝道寬度減小且因此晶體管的導(dǎo)通電流的量減小。然而，如前所述，根據(jù)本發(fā)明構(gòu)思的各種實(shí)施方式，至少一部分柵接觸插塞135交疊有源區(qū)ACT。因此，第一長(zhǎng)度Ll可以小于第一寬度Wcl和水平距離30之和。結(jié)果，有源區(qū)ACT沿第一方向Dl的寬度能夠在給定區(qū)域中增大，使得晶體管的導(dǎo)通電流的量增大。因此，器件能夠得到改善或優(yōu)化以用于高集成度并能夠具有優(yōu)異的可靠性。根據(jù)一些實(shí)施方式，第二邊緣部分112的第二長(zhǎng)度L2可以小于第一寬度Wcl和水平距離30之和。更具體地，第二邊緣部分112的第二長(zhǎng)度L2可以小于第一寬度Wcl。這樣，有源區(qū)ACT沿第一方向Dl的寬度能夠進(jìn)一步增大。當(dāng)然，第二長(zhǎng)度L2大于零(0)。在圖IA中，柵接觸插塞135的上表面示出為矩形。然而，本發(fā)明不限于此。通過(guò)光刻工藝的曝光效果和/或布局設(shè)計(jì)，柵接觸插塞135的上表面可以在平面圖中具有多邊形、圓形和/或橢圓形。根據(jù)一實(shí)施方式，當(dāng)柵接觸插塞135的上表面具有圓形和/或橢圓形時(shí)，柵接觸插塞135的第一寬度Wcl可以對(duì)應(yīng)于沿第一方向Dl的最大寬度。
根據(jù)一些實(shí)施方式，如圖IA所示，柵電極110沿第二方向D2的寬度Wg可以基本一致。在此情形下，為了確保用于柵接觸插塞135沿第二方向D2的失準(zhǔn)的裕度，柵電極110 的寬度Wg可以大于柵接觸插塞135的第二寬度Wc2。例如，柵電極110的寬度Wg可以是柵接觸插塞135的第二寬度Wc2的約110%至約130%。柵電極110的寬度Wg可以對(duì)應(yīng)于在溝道區(qū)中產(chǎn)生的溝道的溝道長(zhǎng)度。柵接觸插塞135可以由導(dǎo)電材料形成。例如，柵接觸插塞135可以包括金屬(例如鎢、鉭、鈦和/或銅)和導(dǎo)電的金屬氮化物(例如鈦氮化物、鉭氮化物)。在一些實(shí)施方式中，當(dāng)柵極包括金屬硅化物層諸如鎢硅化物時(shí)，柵接觸插塞包括金屬諸如鎢。根據(jù)一些實(shí)施方式，另一柵接觸插塞可以提供在柵電極110上。另一柵接觸插塞可以具有與柵接觸插塞 135相同的尺寸和/或形狀。另一柵接觸插塞可以與柵接觸插塞135橫向間隔開(kāi)。另一柵接觸插塞的至少一部分可以交疊有源區(qū)ACT。另一柵接觸插塞可以部分地接觸第二邊緣部分112或完全交疊有源區(qū)ACT。參照附圖IA和1C，第一源/漏接觸插塞140和第二源/漏接觸插塞141可以穿過(guò)層間電介質(zhì)層130以分別接觸第一源/漏122和第二源/漏124。第一源/漏接觸插塞 140和第二源/漏接觸插塞141的上表面可以具有沿第一方向Dl平行延伸的條形。歸因于此，溝道區(qū)的中央部分與源/漏接觸插塞140、141之間的最短距離可以與溝道區(qū)的邊緣與源/漏接觸插塞140、141之間的最短距離基本相同。結(jié)果，晶體管的導(dǎo)通電流的量能夠增大。如圖IB和IC中所公開(kāi)的，柵接觸插塞135的上表面可以與層間電介質(zhì)層130的上表面共面。源/漏接觸插塞140、141的上表面可以與層間電介質(zhì)層130的上表面共面。 因此，柵接觸插塞135的上表面可以位于與源/漏接觸插塞140、141的上表面基本相同的水平。然而，本發(fā)明不限于此。源/漏接觸插塞140、141的上表面可以位于比柵接觸插塞 135的上表面更低的水平或更高的水平。源/漏-接觸插塞140、141可以由導(dǎo)電材料形成。例如，源/漏接觸插塞140、141可以包括金屬(例如鎢、鉭、鈦和/或銅)和/或?qū)щ姷慕饘俚?例如鈦氮化物和/或鉭氮化物)。根據(jù)一些實(shí)施方式，源/漏接觸插塞140、 141可以由與柵接觸插塞135相同的材料形成。如圖IB和IC中公開(kāi)的，第一互連線150a、第二互連線150b和第三互連線150c可以設(shè)置在層間電介質(zhì)層130上。第一互連線150a可以連接到柵接觸插塞135。第二互連線 150b可以連接到第一源/漏接觸插塞140，第三互連線150c可以連接到第二源/漏接觸插塞141。第一、第二和第三互連線150a、150b和150c可以根據(jù)器件期望的特性實(shí)現(xiàn)為各種形狀。根據(jù)一些實(shí)施方式，圖1A、1B和IC中示出的晶體管可以實(shí)現(xiàn)為執(zhí)行器件期望的各種用途和/或各種功能的晶體管(例如，周邊電路的晶體管)。接下來(lái)，將參照附圖描述根據(jù)各種實(shí)施方式的集成電路器件的修改示例。圖2A是平面圖，示出根據(jù)本發(fā)明構(gòu)思一實(shí)施方式的集成電路器件的修改示例，圖 2B是沿圖2A的線ΙΙΙ-ΙΙΓ取得的截面圖。參照?qǐng)D2A和2B，柵接觸插塞135可以完全交疊有源區(qū)ACT。也就是說(shuō)，柵接觸插塞135的整個(gè)上表面可以交疊有源區(qū)ACT。柵電極110包括交疊器件隔離圖案102的第一邊緣部分111a。此時(shí)，第一邊緣部分Illa的沿第一方向Dl的第一長(zhǎng)度Ll'可以小于柵接觸插塞135的沿第一方向Dl的第一寬度Wcl。第一邊緣部分Illa的第一長(zhǎng)度Ll'大于零(O)0柵電極110還可以包括第二邊緣部分11加。第二邊緣部分11 位于第一邊緣部分 Illa的相對(duì)側(cè)且交疊器件隔離圖案102。第二邊緣部分11 的沿第一方向Dl的第二長(zhǎng)度 L2'可以小于柵接觸插塞135的第一寬度Wcl。第二邊緣部分11 的第二長(zhǎng)度L2'也大于零(0)。根據(jù)本修改示例，柵接觸插塞135的整個(gè)上表面交疊有源區(qū)ACT并且第一邊緣部分Illa的第一長(zhǎng)度Ll'可以小于柵接觸插塞135的第一寬度Wcl。此外，第二邊緣部分 11 的第二長(zhǎng)度L2'也可以小于第一寬度Wcl。因此，有源區(qū)ACT沿第一方向Dl的寬度能
夠進(jìn)一步增大。圖3A是平面圖，示出根據(jù)本發(fā)明構(gòu)思一實(shí)施方式的集成電路器件的另一修改示例，圖3B是透視圖，示出包括在圖3A的器件中的柵電極。因?yàn)槊枋鰣D:3B中的柵電極，層間電介質(zhì)層130、蓋電介質(zhì)圖案120、間隔物119和第二源/漏接觸插塞141被省略。參照?qǐng)D3A和;3B，柵電極IlOa可以沿第一方向Dl延伸以橫跨有源區(qū)ACT。柵電極 IlOa可以包括第一著落部分114、非著落部分116和第二著落部分115。第一著落部分114 和第二著落部分115可以分別連接到非著落部分116的兩端。第二著落部分115、非著落部分116和第一著落部分114可以沿第一方向Dl順序布置。第一柵接觸插塞135可以接觸第一著落部分114，第二柵接觸插塞136可以接觸第二著落部分115。柵接觸插塞135和 136可以不接觸非著落部分116。也就是說(shuō)，柵電極IlOa的第一著落部分114和第二著落部分115可以是用于接觸柵接觸插塞135和136的部分。在圖中，第一柵接觸插塞135 和第二柵接觸插塞136示出為方柱形。然而，本發(fā)明不限于此。第一柵接觸插塞135和第二柵接觸插塞136可以實(shí)現(xiàn)為另一形狀(例如圓柱形、橢圓柱形和/或類似形狀)。柵電介質(zhì)層105可以設(shè)置在柵電極IlOa與有源區(qū)ACT之間。此外，圖1A、1B和IC的蓋電介質(zhì)圖案120可以設(shè)置在柵電極IlOa上。柵電極IlOa可以由與圖1A、1B和IC的柵電極110相同的材料形成。第一著落部分114具有沿與第一方向Dl垂直的第二方向D2的第一寬度K1，非著落部分116具有沿第二方向D2的第二寬度K2。此時(shí)，第一著落部分114的第一寬度Kl可以大于非著落部分116的第二寬度K2。類似地，第二著落部分115的沿第二方向D2的第三寬度K3可以大于非著落部分116的第二寬度K2。第一著落部分114的第一寬度Kl可以等于第二著落部分116的第三寬度K3。第一柵接觸插塞135具有沿第一方向Dl的第一寬度 Wcl和沿第二方向D2的第二寬度Wc2。為了確保用于第一柵接觸插塞135的失準(zhǔn)的裕度， 第一著落部分114的第一寬度Kl可以大于第一柵接觸插塞135的第二寬度Wc2。例如，第一著落部分114的第一寬度Kl可以是第一柵接觸插塞135的第二寬度Wc2的約110%至約130%。類似地，第二著落部分115的第三寬度K3可以大于第二柵接觸插塞136的沿第二方向D2的寬度。第一柵接觸插塞135的寬度Wcl、Wc2可以分別等于與其對(duì)應(yīng)的第二柵接觸插塞136的寬度。因此，第二著落部分115的第三寬度K3可以是第一柵接觸插塞135 的第二寬度Wc2的約110%至約130%。第一著落部分114可以交疊與其相鄰的器件隔離圖案102的某部分和有源區(qū)ACT 的某部分。此外，第一柵接觸插塞135的上表面也可以交疊與其相鄰的器件隔離圖案102 的某部分和有源區(qū)ACT的某部分。此時(shí)，第一著落部分114的交疊器件隔離圖案102的部分Illb可以具有沿第一方向Dl的第一長(zhǎng)度La。第一長(zhǎng)度La可以小于第一寬度Wcl和第
14一水平距離30a之和。第一水平距離30a可以是第一柵接觸插塞135的交疊器件隔離圖案 102的一端與第一著落部分114的部分Illb的一端之間的沿第一方向Dl的水平距離。第一著落部分114的交疊器件隔離圖案102的部分Illb可以對(duì)應(yīng)于柵電極IlOa的交疊器件隔離圖案102的第一邊緣部分。第一長(zhǎng)度La大于零(0)。例如，第一水平長(zhǎng)度30a可以是第一寬度Wcl的約5%至約15%。根據(jù)一實(shí)施方式，第一長(zhǎng)度La可以小于第一寬度Wcl。類似于此，第二著落部分115可以交疊與其相鄰的器件隔離圖案102的另一部分和有源區(qū)ACT的另一部分。此外，第二柵接觸插塞136的一部分上表面可以交疊器件隔離圖案102且另一部分可以交疊有源區(qū)ACT。第二著落部分115的交疊器件隔離圖案102的部分112b可以具有沿第一方向Dl的第二長(zhǎng)度Lb。第二長(zhǎng)度Lb可以小于第二柵接觸插塞 136沿第一方向Dl的寬度與第二水平距離30b之和。第二水平距離30b可以是第二柵接觸插塞136的交疊器件隔離圖案102的一端與第二著落部分115的部分112b的一端之間沿第一方向Dl的水平距離。第二著落部分115的交疊器件隔離圖案102的部分112b可以對(duì)應(yīng)于柵電極IlOa的交疊器件隔離圖案102的第二邊緣部分。第二長(zhǎng)度Lb大于零(0)。例如，第二水平距離30b可以是第二柵接觸插塞136沿第一方向Dl的寬度的約5%至約15%。 根據(jù)一些實(shí)施方式，第二長(zhǎng)度Lb可以小于第二柵接觸插塞136沿第一方向Dl的寬度。第一著落部分114、非著落部分116和第二著落部分115的寬度K1、K2和Κ3可以對(duì)應(yīng)于定義在柵電極IlOa下的溝道區(qū)的溝道長(zhǎng)度。如前所述，第一著落部分114和第二著落部分115的寬度可以大于非著落部分116的寬度Κ2。因此，著落部分114和115下的溝道長(zhǎng)度可以大于非著落部分116下的溝道長(zhǎng)度。根據(jù)本修改示例，由于第一和第二著落部分114和115中的每個(gè)都交疊器件隔離圖案102和有源區(qū)ACT，所以第一和第二著落部分 114和115可以覆蓋器件隔離圖案102與有源區(qū)ACT的邊界的一些部分。定義在柵電極IlOa下的溝道區(qū)可以包括第一部分和第二部分。溝道區(qū)的第一部分鄰近邊界且被著落部分114和115覆蓋，溝道區(qū)的第二部分被非著落部分116覆蓋。在操作電壓施加到柵電極IlOa的情況下，電場(chǎng)可以聚集在邊界上。換言之，通過(guò)操作電壓提供到溝道區(qū)的第一部分的第一電場(chǎng)的強(qiáng)度可以大于提供到溝道區(qū)的第二部分的第二電場(chǎng)的強(qiáng)度。由于此，溝道區(qū)的第一部分可以在溝道區(qū)的第二部分導(dǎo)通之前導(dǎo)通，從而會(huì)產(chǎn)生泄露電流。然而，根據(jù)本修改示例，著落部分114和115下的溝道長(zhǎng)度長(zhǎng)于非著落部分116下的溝道長(zhǎng)度。因此，溝道區(qū)的第一部分的電阻可以大于溝道區(qū)的第二部分的電阻，因此通過(guò)溝道區(qū)的第一部分的泄露電流可以通過(guò)著落部分114和115而被最小化。結(jié)果，因?yàn)橹洳糠?14和115以及柵接觸插塞135和136部分地交疊有源區(qū)ACT，所以給定區(qū)域內(nèi)的晶體管的導(dǎo)通電流的量能夠增大，并且由于著落部分114和115覆蓋邊界，所以晶體管的泄露電流能夠減小或最小化。圖4是平面圖，示出根據(jù)另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D4，柵電極IlOb可以沿第一方向Dl延伸以橫跨有源區(qū)ACT。柵電介質(zhì)層 (見(jiàn)圖IB和圖IC的105)可以設(shè)置在柵電極IlOb和有源區(qū)ACT之間，蓋電介質(zhì)圖案(見(jiàn)圖 IB和圖IC的120)可以設(shè)置在柵電極IlOb上。柵電極IlOb可以包括著落部分IHa以及非著落部分116a和116b。根據(jù)本修改示例，著落部分IHa可以完全交疊有源區(qū)ACT。也就是說(shuō)，整個(gè)著落部分11 可以交疊有源區(qū)ACT。因此，接觸著落部分11 的上表面的柵接觸插塞135可以完全交疊有源區(qū)ACT。著落部分11 可以設(shè)置在第一非著落部分116a與第二非著落部分116b之間。柵電極IlOb 可以包括交疊器件隔離圖案102的第一邊緣部分Illc和第二邊緣部分112c。第一邊緣部分Illc可以是第一非著落部分116a的一部分，第二邊緣部分112c可以是第二非著落部分 116b的一部分。第一邊緣部分Illc可以具有沿第一方向Dl的第一長(zhǎng)度La'，第二邊緣部分112c可以具有沿第一方向Dl的第二長(zhǎng)度Lb'。由于著落部分11 完全交疊有源區(qū) ACT，所以柵電極IlOb的第一邊緣部分Illc的第一長(zhǎng)度La'可以小于柵接觸插塞135的沿第一方向的寬度Wcl。類似地，柵電極IlOb的第二邊緣部分112c的第二長(zhǎng)度Lb'可以小于柵接觸插塞135的寬度Wcl。根據(jù)本修改示例，著落部分11 的整個(gè)區(qū)域可以交疊有源區(qū)ACT。因此，第一長(zhǎng)度 La'和第二長(zhǎng)度Lb'可以小于柵接觸插塞135的寬度Wcl。結(jié)果，給定區(qū)域內(nèi)有源區(qū)ACT 沿第一方向Dl的寬度增大，因此給定區(qū)域內(nèi)晶體管的溝道寬度能夠增大。根據(jù)一實(shí)施方式，在形成柵電極IlOb之前，用于控制晶體管閾值電壓的摻雜劑離子可以選擇性地注入到鄰近器件隔離圖案102與有源區(qū)ACT之間的邊界的有源區(qū)ACT的邊緣部分中。此時(shí)，用于控制閾值電壓的摻雜劑離子可以不注入到有源區(qū)ACT的中央部分中。 因此，鄰近邊界的溝道區(qū)的第一部分的閾值電壓和定義在有源區(qū)ACT的中央部分的溝道區(qū)的第二部分的閾值電壓可以不同。這樣，由于邊界上的電場(chǎng)集中引起的泄露電流能夠減小或最小化。也就是說(shuō)，使溝道區(qū)的第一部分的閾值電壓的絕對(duì)值大于溝道區(qū)的第二部分的閾值電壓的絕對(duì)值，從而允許減小或最小化通過(guò)溝道區(qū)的第一部分的泄露電流?，F(xiàn)在將提供對(duì)圖1A-4所示并且如這里所述的本發(fā)明構(gòu)思的各種實(shí)施方式的額外論述。具體地，圖1A-4的各種實(shí)施方式可以提供一種集成電路場(chǎng)效應(yīng)晶體管，其包括集成電路基板100、集成電路基板中定義有源區(qū)ACT的隔離區(qū)102、以及有源區(qū)中間隔開(kāi)的源區(qū)和漏區(qū)122和124。柵電極110、110a、IlOb可以提供在間隔開(kāi)的源區(qū)和漏區(qū)122和124之間的有源區(qū)ACT上。柵電極跨過(guò)有源區(qū)ACT延伸且延伸到隔離區(qū)102上，并且柵電極中包括著落墊114、115，著落墊114、115比柵電極110的非著落墊部分116寬。柵接觸插塞135、 136在著落墊114、115處電接觸柵電極110、110a、110b，其中著落墊至少部分地交疊有源區(qū) ACT，并且其中柵接觸插塞至少部分地交疊有源區(qū)ACT。在另一些實(shí)施方式中，著落墊114、 115也可以至少部分地交疊隔離區(qū)102和/或柵接觸插塞135、136也可以部分地交疊隔離區(qū)102。在一些實(shí)施方式中(例如，圖4)可以提供單個(gè)著落墊和單個(gè)柵接觸插塞。在另一些實(shí)施方式中，第一和第二著落墊以及對(duì)應(yīng)的第一和第二柵接觸可以例如提供在柵電極的相反兩端(例如，圖3A-3B)。在一些實(shí)施方式中，包括著落墊(或多個(gè)著落墊)的柵電極110包括鄰近基板100 的包括多晶硅的第一層以及在包括多晶硅的第一層上的包括金屬硅化物的第二層，包括金屬的柵接觸插塞135、136直接接觸包括金屬硅化物的第二層。在另一些實(shí)施方式中，金屬包括鎢。根據(jù)圖1A-4的另一些實(shí)施方式的集成電路場(chǎng)效應(yīng)晶體管包括集成電路基板100、 在集成電路基板中定義有源區(qū)ACT的隔離區(qū)102、以及有源區(qū)ACT中的間隔開(kāi)的源區(qū)和漏區(qū) 122、124。柵電極110、110a、110b提供在間隔開(kāi)的源區(qū)和漏區(qū)122、124之間的有源區(qū)上。 柵電極IlOUlOa延伸跨過(guò)有源區(qū)且延伸到隔離區(qū)中。柵接觸插塞135、136電接觸柵電極且至少部分地交疊有源區(qū)。柵電極包括鄰近基板的包括多晶硅的第一層以及在包括多晶硅的第一層上的包括金屬硅化物的第二層。柵接觸插塞135、136包括金屬且直接接觸包括金屬硅化物的第二層。在一些實(shí)施方式中，金屬包括鎢且/或柵接觸插塞可以完全地交疊有源區(qū)。在又一些實(shí)施方式中，柵電極110、IlOa提供在間隔開(kāi)的源區(qū)和漏區(qū)122、IM之間的有源區(qū)上，柵電極延伸跨過(guò)有源區(qū)ACT且延伸到隔離區(qū)102上。柵接觸插塞135、136電接觸柵電極。柵接觸插塞135、136部分地交疊隔離區(qū)102且部分地交疊有源區(qū)ACT。上面描述的各種實(shí)施方式可以源自于意識(shí)到，圖IOA和IOB所示的常規(guī)器件可以包括在集成電路基板1100中定義間隔開(kāi)的第一和第二源/漏區(qū)1122/11M的隔離區(qū)1102、 跨過(guò)有源區(qū)ACT延伸到隔離區(qū)1102上的柵電極1110、以及各自的源接觸和漏接觸1140和 1141。第一和第二著落墊1114、1115可以提供在隔離區(qū)1102上，其不延伸在有源區(qū)ACT之上。更具體地，當(dāng)柵多晶硅1110提供在柵電介質(zhì)層1105上且鎢(或其它金屬)硅化物層 1120提供在柵多晶硅層1110上時(shí)，鎢硅化物材料1120必須被去除，提供一個(gè)或多個(gè)多晶硅柵接觸插塞1135、1136，其穿過(guò)鎢硅化物1120以直接接觸柵極多晶硅層1110。然而，用于去除鎢硅化物1120的化學(xué)溶液通過(guò)柵多晶硅1110的晶界穿過(guò)柵絕緣層1105并惡化柵氧化物1105。因此，常規(guī)地，禁止將多晶硅柵接觸插塞1135、1136置于有源區(qū)ACT上方。而是，柵接觸插塞1135、1136被置于隔離區(qū)1102上方。換句話說(shuō)，不允許有源區(qū)ACT交疊柵接觸插塞1135、1136。這可導(dǎo)致晶體管寬度縮小，晶體管寬度縮小會(huì)限制其驅(qū)動(dòng)電流。然而，根據(jù)這里結(jié)合圖1A-4描述的一些實(shí)施方式，柵接觸插塞不包括多晶硅，而是包括金屬硅化物層的金屬。因此，不需要蝕刻金屬硅化物層以形成柵接觸插塞并且柵接觸插塞不需要直接接觸柵多晶硅層。因此，可以使柵接觸插塞(或多個(gè)柵接觸插塞)至少部分地，且在一些實(shí)施方式中完全地，交疊有源區(qū)。因此，有源區(qū)能夠在寬度上增大，這能夠允許更大的驅(qū)動(dòng)電流、更高的可靠性和/或更高的集成度。實(shí)施方式2圖5A是根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的平面圖，圖5B是沿圖 5A的線IV-IV'的截面圖。參照?qǐng)D5A和5B，定義有源區(qū)ACT的器件隔離圖案102設(shè)置于基板100中。第一柵電極210a可以設(shè)置于有源區(qū)ACT之上。有源區(qū)ACT可以對(duì)應(yīng)于基板100的被器件隔離圖案102包圍的部分，并可以摻雜有第一導(dǎo)電類型摻雜劑。如圖5A所示，第一柵電極210a 可以包括沿第一方向Da延伸的第一延伸部分207以及沿與第一方向Da不同的第二方向Db 延伸的第二延伸部分208。第一方向Da和第二方向Db平行于基板100的上表面。第二方向Db可以垂直于第一方向Da。第一柵電極210a的第一和第二延伸部分207和208可以在有源區(qū)ACT之上彼此連接。如圖5A所示，第一延伸部分207可以包括交疊器件隔離圖案102的某部分的第一邊緣部分211。第一延伸部分207的第一邊緣部分211可以交疊器件隔離圖案102的與有源區(qū)ACT的平行于第二方向Db的一側(cè)相鄰的部分。第二延伸部分208可以包括交疊器件隔離圖案102的另一部分的第二邊緣部分212。第二延伸部分208的第二邊緣部分212可以交疊器件隔離圖案102的與有源區(qū)ACT的平行于第一方向Da的另一側(cè)相鄰的另一部分。 第一柵電極210a的第一邊緣部分211可以具有沿第一方向Da的第一長(zhǎng)度M1，第一柵電極 210a的第二邊緣部分212可以具有沿第二方向Db的第二長(zhǎng)度M2。溝道區(qū)可以定義于第一柵電極210a下的有源區(qū)ACT中。溝道區(qū)可以包括位于第一延伸部分207下的第一子區(qū)和位于第二延伸部分208下的第二子區(qū)。溝道區(qū)的溝道寬度可以等于第一子區(qū)沿第一方向Da的溝道寬度與第二子區(qū)沿第二方向Db的溝道寬度之和。 溝道區(qū)可以具有沿若干方向的溝道長(zhǎng)度。例如，第一子區(qū)可以具有與第一延伸部分207沿第二方向Db的寬度對(duì)應(yīng)的第一溝道長(zhǎng)度，第二子區(qū)可以具有與第二延伸部分208沿第一方向Da的寬度對(duì)應(yīng)的第二溝道長(zhǎng)度。也就是，第一溝道長(zhǎng)度和第二溝道長(zhǎng)度可以在不同方向上延伸。第二柵電極2IOb可以設(shè)置得沿第一方向Da與第一柵電極2IOa間隔開(kāi)。第三柵電極210c可以設(shè)置得沿第二方向Db與第一柵電極210a間隔開(kāi)。第四柵電極210d可以設(shè)置得沿第一方向Da與第三柵電極間隔開(kāi)。換言之，第一、第二、第三和第四柵電極210a、210b、 210c和210d可以沿行方向和列方向二維地布置在一個(gè)有源區(qū)ACT上。行方向垂直于列方向。行方向可以平行于第一方向Da，列方向可以平行于第二方向Db。第一、第二、第三和第四柵電極210a、210b、210c和210d可以彼此間隔開(kāi)。根據(jù)一實(shí)施方式，第二柵電極210b 可以具有關(guān)于穿過(guò)有源區(qū)ACT的中心點(diǎn)C且沿第二方向Db延伸的第一虛擬直線Vb與第一柵電極210a基本對(duì)稱的結(jié)構(gòu)。第三柵電極210c可以具有關(guān)于穿過(guò)中心點(diǎn)C且沿第一方向 Da延伸的第二虛擬直線Va與第一柵電極210a基本對(duì)稱的結(jié)構(gòu)。第四柵電極210d可以具有關(guān)于第一虛擬直線Vb與第三柵電極210c基本對(duì)稱的結(jié)構(gòu)。換言之，在行方向上，第二柵電極210b可以具有與第一柵電極210a基本對(duì)稱的結(jié)構(gòu)。在列方向上，第三柵電極210c可以具有與第一柵電極210a基本對(duì)稱的結(jié)構(gòu)。在行方向上，第四柵電極210d可以具有與第三柵電極210c基本對(duì)稱的結(jié)構(gòu)。如圖5B中公開(kāi)的，柵電介質(zhì)層205可以設(shè)置于有源區(qū)ACT與柵電極210a、210b、 210c、210d之間。蓋電介質(zhì)圖案220可以設(shè)置在柵電極210a、210b、210c和210d中的每個(gè)上。柵間隔物219可以設(shè)置在柵電極210a、210b、210c和210d的側(cè)壁上。源區(qū)223可以設(shè)置在第一、第二、第三和第四柵電極210a、210b、210c和210d之間的有源區(qū)ACT中。如圖5A 所示，源區(qū)223可以在平面圖中具有“ + ”形狀。第一漏區(qū)22 可以設(shè)置于第一柵電極210a 的與源區(qū)223相反一側(cè)的有源區(qū)ACT中，第二漏區(qū)222b可以設(shè)置于第二柵電極210b的與源區(qū)223相反一側(cè)的有源區(qū)ACT中。第三漏區(qū)222c可以設(shè)置于第三柵電極210c的與源區(qū) 223相反一側(cè)的有源區(qū)ACT中，第四漏區(qū)222d可以設(shè)置于第四柵電極210d的與源區(qū)223相反一側(cè)的有源區(qū)ACT中。源區(qū)223以及漏區(qū)22h、222b、222c和222d可以摻雜有第二導(dǎo)電類型摻雜劑。第一、第二、第三和第四柵電極210a、210b、210c和210d可以分別包括在第一晶體管、第二晶體管、第三晶體管和第四晶體管中。第一、第二、第三和第四晶體管可以共用源區(qū)223。柵電介質(zhì)層205、蓋電介質(zhì)圖案220和柵間隔物219可以分別由與圖IB和IC中公開(kāi)的柵電介質(zhì)層105、蓋電介質(zhì)圖案120和柵間隔物119相同的材料形成。柵電極210a、 210b、2IOc和2IOd可以由與圖1A、1B和IC的柵電極110相同的材料形成。層間電介質(zhì)層130可以設(shè)置于包括柵電極210a、210b、210c和210d的基板100的整個(gè)表面之上。第一柵接觸插塞23 穿過(guò)層間電介質(zhì)層130以接觸第一柵電極210a。此時(shí)，至少一部分第一柵接觸插塞23 可以交疊有源區(qū)ACT。第一柵接觸插塞23 可以順序穿過(guò)第一柵電極210a上的層間電介質(zhì)層130和蓋電介質(zhì)圖案220以接觸第一柵電極 210a。第一柵接觸插塞23 的上表面具有沿第一方向Da的第一寬度Wca和沿第二方向Db 的第二寬度Web。
如圖5A所示，根據(jù)一實(shí)施方式，第一柵接觸插塞23 的整個(gè)區(qū)域可以交疊有源區(qū) ACT。在此情形下，第一柵電極210a的第一邊緣部分211的第一長(zhǎng)度Ml可以小于第一柵接觸插塞23 的第一寬度Wca。第一柵電極210a的第二邊緣部分212的第二長(zhǎng)度M2可以小于第一柵接觸插塞23 的第二寬度Web。備選地，根據(jù)另一些實(shí)施方式，第一柵接觸插塞23 的第一部分可以接觸第一邊緣部分211并且第一柵接觸插塞23 的第二部分可以交疊與第一邊緣部分211相鄰的有源區(qū)ACT。在此情形下，第一邊緣部分211的第一長(zhǎng)度Ml可以小于第一寬度Wca和第一邊緣部分211的在器件隔離圖案102上的一端與第一柵接觸插塞23 的交疊器件隔離圖案 102的一端之間沿第一方向Da的水平距離之和。沿第一方向Da的該水平距離可以是第一寬度Wca的約5%至約15%。第一長(zhǎng)度Ml可以大于零(0)。根據(jù)又一些實(shí)施方式，第一柵接觸插塞23 的第一部分可以接觸第二邊緣部分 212并且第一柵接觸插塞23 的第二部分可以交疊與第二邊緣部分212相鄰的有源區(qū) ACT。在此情形下，第二邊緣部分212的第二長(zhǎng)度M2可以小于第二寬度Wcb和第二邊緣部分212的在器件隔離圖案102上的一端與第一柵接觸插塞23 的交疊器件隔離圖案102 的一端之間沿第二方向Db的水平距離之和。沿第二方向Db的該水平距離可以是第二寬度 Wcb的約5%至約15%。第二長(zhǎng)度M2可以大于零(0)。如上所述，第一柵接觸插塞23 的至少一部分交疊有源區(qū)ACT。這樣，可以在給定區(qū)域內(nèi)增大有源區(qū)ACT的尺寸。此外，第一柵電極210a可以包括沿多個(gè)不同方向延伸的溝道長(zhǎng)度。結(jié)果，給定區(qū)域內(nèi)晶體管的導(dǎo)通電流的量能夠增大，從而因此實(shí)現(xiàn)一種能夠?yàn)楦呒啥雀纳苹騼?yōu)化并能夠具有優(yōu)良的可靠性的集成電路器件。此外，四個(gè)晶體管可以形成在有源區(qū)中并可以共用源區(qū)223。因此，被四個(gè)晶體管占據(jù)的面積可以減小從而因此增大晶體管的導(dǎo)通電流的量。第二柵接觸插塞23 、第三柵接觸插塞235c和第四柵接觸插塞235d可以順序穿透層間電介質(zhì)層130和蓋電介質(zhì)圖案220以分別接觸第二、第三和第四柵電極210b、210c 和210d。第二、第三和第四柵電極210b、210c和210d中的每個(gè)的至少一部分可以交疊有源區(qū)ACT。根據(jù)一實(shí)施方式，可以根據(jù)連接到第一至第四柵接觸插塞23fe、235b、235c和235d 的互連線(未示出)的布局來(lái)控制第一至第四柵接觸插塞23fe、235b、235c和235d的位置。根據(jù)一實(shí)施方式，第三柵接觸插塞235c可以從穿過(guò)第一柵接觸插塞23 的上表面的中心點(diǎn)且沿第二方向Db延伸的虛擬直線偏移。第二柵接觸插塞23 可以具有關(guān)于第一虛擬直線Vb與第一柵接觸插塞23 基本對(duì)稱的結(jié)構(gòu)。第四柵接觸插塞235d可以具有關(guān)于第一虛擬直線Vb與第三柵接觸插塞235c基本對(duì)稱的結(jié)構(gòu)。第一至第四柵接觸插塞23fe、 235b,235c和235d可以由與圖1A、1B和IC的柵接觸插塞135和136相同的材料形成。第一漏接觸插塞MOa可以穿過(guò)層間電介質(zhì)層130以連接到第一漏區(qū)22加。源接觸插塞241可以穿過(guò)層間電介質(zhì)層130以連接到源區(qū)223。如圖5A所示，第一漏接觸插塞 240a的上表面可以在平面圖中具有沿一方向延伸的條形。第一柵電極210a的第一延伸部分207的延伸長(zhǎng)度可以不同于第二延伸部分208的延伸長(zhǎng)度。第一漏接觸插塞MOa的上表面可以平行于第一延伸部分207和第二延伸部分208中的較長(zhǎng)的一個(gè)延伸。例如，如圖 5A所示，在第二延伸部分208的延伸長(zhǎng)度比第一延伸部分207的延伸長(zhǎng)度更長(zhǎng)時(shí)，漏接觸插塞MOa的上表面可以平行于第二延伸部分208延伸。源接觸插塞241可以在平面圖中具有平行于第一漏接觸插塞MOa的上表面延伸的條形。根據(jù)一實(shí)施方式，源接觸插塞241的延伸長(zhǎng)度可以不同于第一漏接觸插塞MOa的上表面的延伸長(zhǎng)度。例如，如圖5A所示，源接觸插塞Ml的延伸長(zhǎng)度可以長(zhǎng)于第一漏接觸插塞MOa的延伸長(zhǎng)度。在此情形下，源區(qū)223 的平面區(qū)域可以寬于第一漏區(qū)22 的平面區(qū)域。由于源區(qū)223被四個(gè)晶體管共用，所以多個(gè)源接觸插塞241可以設(shè)置在源區(qū)223上。第二漏接觸插塞MOb、第三漏接觸插塞MOc和第四漏接觸插塞MOd可以穿過(guò)層間電介質(zhì)層130以分別連接到第二、第三和第四漏區(qū)222b、222c和222d。第二、第三和第四漏接觸插塞M0b、240c和MOd也可以平行于源接觸插塞Ml的上表面延伸。根據(jù)實(shí)施方式的集成電路器件可以包括多個(gè)感測(cè)放大器模塊。多個(gè)感測(cè)放大器模塊中的每個(gè)可以包括NMOS感測(cè)放大器驅(qū)動(dòng)器和PMOS感測(cè)放大器驅(qū)動(dòng)器。根據(jù)一些實(shí)施方式，圖5A和5B所示的晶體管可以是包括在NMOS感測(cè)放大器驅(qū)動(dòng)器或PMOS感測(cè)放大器驅(qū)動(dòng)器中的晶體管。將參照附圖描述感測(cè)放大器驅(qū)動(dòng)器。圖6A是根據(jù)本發(fā)明的實(shí)施方式的包括在器件的感測(cè)放大器模塊中的NMOS感測(cè)放大器驅(qū)動(dòng)器的電路圖。參照?qǐng)D6A，感測(cè)放大器模塊中的NMOS感測(cè)放大器驅(qū)動(dòng)器可以包括第一 NMOS晶體管m和第二 NMOS晶體管N2。第一 NMOS晶體管附的柵極可以電連接到位條線BLB，第一 NMOS晶體管附的漏極可以電連接到位線BL。第一 NMOS晶體管附的源極可以電連接到接地電壓供應(yīng)線LAB。第二 NMOS晶體管N2的柵極可以電連接到位線BL，第二 NMOS晶體管N2的漏極可以電連接到位條線BLB。第二 NMOS晶體管N2的源極可以電連接到接地電壓供應(yīng)線LAB。于是，第一 NMOS晶體管附和第二 NMOS晶體管N2可以以閉鎖結(jié)構(gòu)(latch structure)連接。參照?qǐng)D5A和6A，根據(jù)一實(shí)施方式，分別包括第一至第四柵電極210a、210b、210c 和210d的第一、第二、第三和第四晶體管可以是NMOS晶體管。此時(shí)，包括第一柵電極210a 的第一晶體管可以對(duì)應(yīng)于NMOS感測(cè)放大器驅(qū)動(dòng)器的第一 NMOS晶體管Ni，包括第三柵電極 210c的第三晶體管可以對(duì)應(yīng)于NMOS感測(cè)放大器驅(qū)動(dòng)器的第二 NMOS晶體管N2。在此情形下，第一漏接觸插塞MOa和第三柵接觸插塞235c可以電連接到第一位線，第三漏接觸插塞 240c和第一柵接觸插塞23 可以電連接到第一位條線。源接觸插塞241可以電連接到接地電壓供應(yīng)線LAB。包括第一和第三柵電極210a和210c的第一和第三晶體管可以包括在第一 NMOS感測(cè)放大器驅(qū)動(dòng)器中。類似于此，分別包括第二和第四柵電極210b和210d的第二和第四晶體管可以包括在第二 NMOS感測(cè)放大器驅(qū)動(dòng)器中。包括第二柵電極210b的第二晶體管可以對(duì)應(yīng)于第二 NMOS感測(cè)放大器驅(qū)動(dòng)器中的第一 NMOS晶體管Ni，包括第四柵電極210d的第四晶體管可以對(duì)應(yīng)于第二 NMOS感測(cè)放大器驅(qū)動(dòng)器中的第二 NMOS晶體管N2。在此情形下，第二漏接觸插塞MOb和第四柵接觸插塞235d可以電連接到第二位線，第四漏接觸插塞MOd和第二柵接觸插塞23 可以電連接到第二位條線。連接到第一 NMOS感測(cè)放大器驅(qū)動(dòng)器的第一位線和第一位條線分別不同于連接到第二 NMOS感測(cè)放大器驅(qū)動(dòng)器的第二位線和第二位條線。包括第一至第四柵電極210a、 210b、210c和210d的第一至第四晶體管可以構(gòu)成一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器(即，第一和第二 NMOS感測(cè)放大器驅(qū)動(dòng)器)。該對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器可以分別包括在一對(duì)感測(cè)放大器模塊中。圖6B是根據(jù)本發(fā)明構(gòu)思的實(shí)施方式的包括在器件的感測(cè)放大器模塊中的PMOS感測(cè)放大器驅(qū)動(dòng)器的電路圖。參照?qǐng)D6B，感測(cè)放大器模塊中的PMOS感測(cè)放大器驅(qū)動(dòng)器可以包括第一 PMOS晶體管Pl和第二 PMOS晶體管P2。第一 PMOS晶體管Pl的柵極可以電連接到位條線BLB，第一 PMOS晶體管Pl的漏極可以電連接到位線BL。第一 PMOS晶體管Pl的源極可以電連接到電源線LA。第二 PMOS晶體管P2的柵極可以電連接到位線BL，第二 PMOS晶體管P2的漏極可以電連接到位條線BLB。第二 PMOS晶體管P2的源極可以電連接到電源線LA。于是，第一和第二 PMOS晶體管Pl和P2可以以閉鎖結(jié)構(gòu)連接。參照?qǐng)D5A和6B，根據(jù)一實(shí)施方式，分別包括第一至第四柵電極210a、210b、210c和 210d的第一至第四晶體管可以是PMOS晶體管。在此情形下，包括第一柵電極210a的第一晶體管可以對(duì)應(yīng)于PMOS感測(cè)放大器驅(qū)動(dòng)器的第一 PMOS晶體管P1，包括第三柵電極210c的第三晶體管可以對(duì)應(yīng)于PMOS感測(cè)放大器驅(qū)動(dòng)器的第二 PMOS晶體管P2。在此情形下，第一漏接觸插塞MOa和第三柵接觸插塞235c可以電連接到第一位線，第三漏接觸插塞MOc和第一柵接觸插塞23 可以電連接到第一位條線。源接觸插塞241可以電連接到電源線LA。 包括第一和第三柵電極210a和210c的第一和第三晶體管可以包括在第一 PMOS感測(cè)放大器驅(qū)動(dòng)器中。類似于此，包括第二和第四柵電極210b和210d的第二和第四晶體管可以包括在第二 PMOS感測(cè)放大器驅(qū)動(dòng)器中。包括第二柵電極210b的第二晶體管可以對(duì)應(yīng)于第二 PMOS 感測(cè)放大器驅(qū)動(dòng)器的第一 PMOS晶體管Pl，包括第四柵電極210d的第四晶體管可以對(duì)應(yīng)于第二 PMOS感測(cè)放大器驅(qū)動(dòng)器的第二 PMOS晶體管P2。在此情形下，第二漏接觸插塞MOb 和第四柵接觸插塞235d可以電連接到第二位線，第四漏接觸插塞MOd和第二柵接觸插塞 235b可以電連接到第二位條線。包括第一至第四柵電極210a、210b、210c和210d的第一至第四晶體管可以構(gòu)成一對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)器(即，第一和第二 PMOS感測(cè)放大器驅(qū)動(dòng)器)。該對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)可以分別包括在一對(duì)感測(cè)放大器模塊中。根據(jù)一實(shí)施方式，包括在器件中的每個(gè)感測(cè)放大器模塊可以包括NMOS感測(cè)放大器驅(qū)動(dòng)器和PMOS感測(cè)放大器驅(qū)動(dòng)器。在此情形下，可以在器件中提供多個(gè)包括具有圖5A 和5B的柵電極210a、210b、210c和210d的晶體管的晶體管組。此時(shí)，多個(gè)晶體管組中的任一個(gè)可以實(shí)施在分別包括于一對(duì)感測(cè)放大器模塊中的一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器中，另一個(gè)晶體管組可以以實(shí)施在包括于一對(duì)感測(cè)放大器模塊中的一對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)器中。如上所述，圖5A和5B中公開(kāi)的晶體管可以實(shí)施在感測(cè)放大器模塊中的感測(cè)放大器驅(qū)動(dòng)器中。然而，本發(fā)明不限于此。圖5A和5B中公開(kāi)的晶體管可以是進(jìn)行其它用途和 /或其它功能的晶體管?，F(xiàn)在將提供對(duì)圖5A-6B的各種實(shí)施方式的額外論述。更具體地，圖5A-6B示出根據(jù)各種實(shí)施方式的用于集成電路基板的四晶體管電路布局。這些布局包括，在集成電路基板100中的隔離區(qū)102定義有源區(qū)ACT，有源區(qū)ACT分別沿不同的第一方向Da和第二方向 Db延伸。四個(gè)晶體管Tl、T2、T3、T4的“ + ”形公共源區(qū)223從有源區(qū)的中心C沿第一和第二方向Da、Db兩者延伸，如分別由虛擬線Va、Vb定義的那樣，以定義有源區(qū)ACT的在公共源區(qū)223外面的四個(gè)象限Q1、Q2、Q3和Q4。提供四個(gè)漏區(qū)240a.240b.240c和240d，各個(gè)漏區(qū)在四個(gè)象限Q1、Q2、Q3和Q4中的相應(yīng)一個(gè)中，并與公共源區(qū)223間隔開(kāi)。還提供四個(gè)柵電極210a.210b.210c和210d，各個(gè)柵電極在四個(gè)象限QU Q2、Q3和Q4中的相應(yīng)一個(gè)中且在公共源區(qū)223與四個(gè)漏區(qū)M0a、240b、M0c和MOd中的相應(yīng)一個(gè)之間。各柵電極分別包括第一頂點(diǎn)Vl以及第一延伸部分207和第二延伸部分208。第一延伸部分207從頂點(diǎn)Vl沿第一方向Da延伸，第二延伸部分208從頂點(diǎn)Vl沿第二方向Db延伸。在另一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)諸如晶體管Tl和T2的漏區(qū)和柵電極關(guān)于公共源區(qū)223的從有源區(qū)的中心C沿第一方向Da延伸的部分(也就是，關(guān)于虛擬線 Va)與四個(gè)晶體管中的第二對(duì)諸如晶體管T3和T4的漏區(qū)和柵電極對(duì)稱。在另一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)諸如晶體管Tl和T3的漏區(qū)和柵電極關(guān)于公共源區(qū)223的從有源區(qū)的中心C沿第二方向Db延伸的部分與四個(gè)晶體管中的第二對(duì)諸如晶體管T2和T4 的漏區(qū)和柵電極對(duì)稱，也就是關(guān)于虛擬線Vb對(duì)稱。圖5A-6B的各種實(shí)施方式還包括四個(gè)漏接觸插塞M0a、240b、M0c和240d，其各個(gè)電接觸四個(gè)象限Q1-Q4的相應(yīng)一個(gè)中的相應(yīng)一個(gè)漏區(qū)240a、MOb、MOc、240d。漏區(qū)、柵電極和漏接觸插塞可以關(guān)于第一虛擬線Va和/或第二虛擬線Vb對(duì)稱。圖5A-6B的各種實(shí)施方式還包括一對(duì)源接觸插塞對(duì)1，其中的第一個(gè)在四個(gè)晶體管中的第一對(duì)諸如晶體管Tl、T2的柵電極的第二延伸部分208之間，其中的第二個(gè)在四個(gè)晶體管中的第二對(duì)諸如晶體管T3、T4的柵電極的第二延伸部分208之間。第一對(duì)晶體管的漏區(qū)、柵電極和源電極可以關(guān)于虛擬線Va和/或Vb與四個(gè)晶體管中的第二對(duì)的對(duì)應(yīng)區(qū)域以及第二對(duì)晶體管的源電極對(duì)稱。此外，在一些實(shí)施方式中，四個(gè)柵電極的第一和第二延伸部分的末端211和/或 212可以超過(guò)有源區(qū)ACT延伸到隔離區(qū)102上。此外，可以提供四個(gè)柵接觸插塞23fe、235b、 235c和235d，各個(gè)柵接觸插塞電連接到四個(gè)柵電極210a、210b、210c、210d中的相應(yīng)一個(gè)。 在一些實(shí)施方式中，一對(duì)柵接觸插塞23如、23恥鄰近第一頂點(diǎn)Vl地連接到一對(duì)電極中的相應(yīng)一個(gè)，第二對(duì)柵接觸插塞235c、235d遠(yuǎn)離第一頂點(diǎn)Vl地連接到一對(duì)柵電極中的相應(yīng)一個(gè)。柵接觸插塞235c和235d可以包含在有源區(qū)內(nèi)，柵接觸插塞23^1、23恥也可以包含在有源區(qū)內(nèi)。這里描述的四晶體管布局的各種實(shí)施方式可以與例如圖11所示的常規(guī)四晶體管布局對(duì)比。如圖11所示，隔離區(qū)1202定義兩個(gè)間隔開(kāi)的有源區(qū)ACTl和ACT2。對(duì)于一對(duì)晶體管，源區(qū)和源接觸1241、漏區(qū)和漏接觸1240提供在給定有源區(qū)ACT1、ACT2內(nèi)，給定柵電極 1210在源接觸1241和相應(yīng)的漏接觸1240之間延伸。柵電極1210包括柵接觸插塞1236， 這些柵接觸插塞1236提供在隔離區(qū)1202上，不交疊有源區(qū)ACTl或ACT2。強(qiáng)烈對(duì)比地，這里描述的各種實(shí)施方式可以包括用于四個(gè)晶體管的單個(gè)有源區(qū) ACT、以及可沿方向Da和Db兩者延伸的源區(qū)，以提供用于四個(gè)晶體管的+形公共源區(qū)。接下來(lái)，將參照附圖描述本實(shí)施方式的各種修改示例。根據(jù)修改示例，柵電極可以具有各種平面形狀。將給出對(duì)修改示例的主要特征的描述。在下面的修改示例中，柵電介質(zhì)層設(shè)置在柵電極和有源區(qū)之間，蓋電介質(zhì)圖案諸如圖5B的蓋電介質(zhì)圖案220可以設(shè)置在柵電極上。在每個(gè)修改示例中，柵電極上的蓋電介質(zhì)圖案的上表面可以具有與柵電極的上
22表面相同的形狀。圖7A是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例。參照?qǐng)D7A，第一柵電極210al可以設(shè)置在有源區(qū)ACT之上。第一柵電極210al可以包括沿第一方向Da延伸的第一延伸部分207、沿第二方向Db延伸的第二延伸部分208、 以及沿第一方向Da延伸的第三延伸部分209。第三延伸部分209可以面對(duì)第一延伸部分 207且可以與第一延伸部分207間隔開(kāi)。第一延伸部分207和第三延伸部分209可以分別連接到第二延伸部分208的兩端。至少一部分第三延伸部分209可以交疊器件隔離圖案 102。根據(jù)本修改示例，第二延伸部分208可以不交疊器件隔離圖案102。多個(gè)第一柵接觸插塞23 和236a可以連接到第一柵電極210al的上表面。多個(gè)第一柵接觸插塞23 和236a中的至少一個(gè)交疊有源區(qū)ACT。在圖7A中，第一延伸部分 207上的第一柵接觸插塞23 的整個(gè)上表面可以交疊有源區(qū)ACT。第三延伸部分209上的第一柵接觸插塞236a的整個(gè)上表面可以交疊器件隔離圖案102。第二柵電極210bl、第三柵電極210cl和第四柵電極210dl可以設(shè)置于有源區(qū)ACT 之上。第一至第四柵電極210al、210bl、210cl和210dl可以彼此間隔開(kāi)，且可以沿行方向和列方向二維地布置。第二柵電極210bl可以具有關(guān)于參照?qǐng)D5A和5B描述的第一虛擬直線Vb與第一柵電極210al基本對(duì)稱的結(jié)構(gòu)，第三柵電極210cl可以具有關(guān)于第二虛擬直線 Va與第一柵電極210al基本對(duì)稱的結(jié)構(gòu)。第四柵電極210dl可以具有關(guān)于第一虛擬直線Vb 與第三柵電極210cl基本對(duì)稱的結(jié)構(gòu)。多個(gè)第二柵接觸插塞23 和236b可以接觸第二柵電極210bl的上表面，多個(gè)第三柵接觸插塞235c和236c可以接觸第三柵電極210cl的上表面。多個(gè)第四柵接觸插塞235d和236d可以接觸第四柵電極210dl的上表面。第二、第三和第四柵電極210bl、210cl和210dl的第一延伸部分上的柵接觸插塞235b、235c和235d 可以交疊有源區(qū)ACT。第二、第三和第四柵電極210bl、210cl和210dl的第三延伸部分上的柵接觸插塞236b、236c和236d可以交疊器件隔離圖案102。圖7A中公開(kāi)的包括第一至第四柵電極210al、210bl、210cl和210dl的晶體管可以實(shí)施在成對(duì)的NMOS感測(cè)放大器驅(qū)動(dòng)器中或成對(duì)的PMOS感測(cè)放大器驅(qū)動(dòng)器中。然而，本發(fā)明不限于此。圖7A的晶體管可以用于其它功能和/或目的。圖7B是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一實(shí)施方式的器件的另一修改示例。參照?qǐng)D7B，在第一柵電極210al的第三延伸部分209上的至少一部分第一柵接觸插塞236a可以交疊有源區(qū)ACT。由于此，有源區(qū)ACT的沿第二方向Db的寬度能夠增大，從而在給定區(qū)域中晶體管的導(dǎo)通電流的量可以進(jìn)一步增大。在此情形下，第三延伸部分209 的交疊器件隔離圖案102的部分可以具有沿第二方向Db的交疊長(zhǎng)度。該交疊長(zhǎng)度可以小于第一柵接觸插塞236a沿第二方向Db的寬度和第一柵接觸插塞236a在器件隔離圖案102 上的一端與第三延伸部分209的交疊器件隔離圖案102的一端之間沿第二方向Db的水平距離之和。因此，圖7A和7B示出另一些實(shí)施方式，其中各個(gè)柵電極210al-210dl還包括從相應(yīng)的第二延伸部分208的遠(yuǎn)離相應(yīng)的第一頂點(diǎn)Vl的末端延伸且沿第一方向Da延伸的第三延伸部分209。第二延伸部分208和第三延伸部分209定義在其間的各自的第二頂點(diǎn)V2。 在一些實(shí)施方式中，例如如圖7B所示，第三延伸部分209至少部分地交疊隔離區(qū)102。在另一些實(shí)施方式中，例如如圖7A所示，第三延伸部分209基本不交疊有源區(qū)ACT。在另一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)晶體管諸如Tl和T2的漏區(qū)和柵電極關(guān)于公共源區(qū)的從中心C沿第一方向Da延伸的部分與四個(gè)晶體管中的第二對(duì)諸如T3和T4的漏區(qū)和柵電極對(duì)稱。換言之，它們關(guān)于垂直線Va對(duì)稱。在另一些實(shí)施方式中，四個(gè)晶體管中的第一對(duì)晶體管諸如Tl和T3的漏區(qū)和柵電極關(guān)于公共源區(qū)的從有源區(qū)ACT的中心C沿第二方向 Db延伸的部分與四個(gè)晶體管中的第二對(duì)諸如T2和T4的漏區(qū)和柵電極對(duì)稱。換言之，晶體管能夠關(guān)于虛擬直線Vb對(duì)稱。又一些實(shí)施方式可以增加四個(gè)漏接觸插塞M0a-240d，各個(gè)漏接觸插塞電接觸四個(gè)象限Q1-Q4的相應(yīng)一個(gè)中的相應(yīng)一個(gè)漏區(qū)。漏接觸插塞也可以關(guān)于第一虛擬直線Vb和 /或第二虛擬直線Va對(duì)稱。也可以增加一對(duì)源接觸插塞M1，該對(duì)源接觸插塞中的第一個(gè)在四個(gè)晶體管中的第一對(duì)晶體管諸如Tl和T2的柵電極的第二延伸部分208之間，該對(duì)源接觸插塞中的第二個(gè)在四個(gè)晶體管中的第二對(duì)晶體管諸如T3和T4的柵電極的第二延伸部分208之間。源接觸插塞241也可以關(guān)于第一虛擬直線Vb和/或關(guān)于第二虛擬直線Va對(duì)稱。此外，如圖7A和7B所示，第一和第三延伸部分207和209的末端可以超過(guò)有源區(qū)ACT 延伸到隔離區(qū)102上。此外，可以提供四個(gè)柵接觸插塞23fe_235d，其各個(gè)電連接到四個(gè)柵電極中的相應(yīng)一個(gè)，四個(gè)柵接觸插塞23fe-235d中的一對(duì)諸如23 和23 與第一頂點(diǎn)Vl相鄰地連接到成對(duì)柵電極中的相應(yīng)一個(gè)，其中第二對(duì)諸如235c和235d遠(yuǎn)離第一頂點(diǎn)Vl地連接到成對(duì)柵電極中的相應(yīng)一個(gè)。也可以提供四個(gè)第二柵接觸插塞236a-236d，其各個(gè)電連接到四個(gè)柵電極中的相應(yīng)一個(gè)。一對(duì)第二柵接觸插塞諸如236c和236d與第二頂點(diǎn)V2相鄰地連接到一對(duì)柵電極中的相應(yīng)一個(gè)，另一對(duì)柵接觸插塞諸如236a和236b遠(yuǎn)離第二頂點(diǎn)V2地連接到第三延伸部209上的一對(duì)柵電極中的相應(yīng)一個(gè)。圖7C是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D7C，第一柵電極210a2可以包括沿第一方向Da延伸的第一延伸部分207a 和沿第二方向Db延伸的第二延伸部分208a。第一延伸部分207a和第二延伸部分208a中的至少一個(gè)可以包括著落部分214或215以及非著落部分。根據(jù)本修改示例，第一延伸部分207a可以包括第一著落部分214和非著落部分，第二延伸部分208a可以包括第二著落部分215和非著落部分。第一和第二延伸部分207a和208a的非著落部分可以彼此連接以實(shí)現(xiàn)單個(gè)彎曲的非著落部分216。第一著落部分214可以交疊器件隔離圖案102的與有源區(qū)ACT的平行于第二方向 Db的一側(cè)相鄰的部分以及部分有源區(qū)ACT。第一著落部分214的沿第二方向Db的寬度可以大于第一延伸部分207a的非著落部分沿第二方向Db的寬度。第一著落部分214的交疊器件隔離圖案102的部分可以對(duì)應(yīng)于第一柵電極210a2的交疊器件隔離圖案102的第一邊緣部分211a。第二著落部分215可以交疊器件隔離圖案102的與有源區(qū)ACT的平行于第一方向Da的一側(cè)相鄰的另一部分和有源區(qū)ACT的另一部分。第二著落部分215的沿第一方向Da的寬度可以大于第二延伸部分208a的非著落部分沿第一方向Da的寬度。第二著落部分215的交疊器件隔離圖案102的部分可以對(duì)應(yīng)于第一柵電極210a2的交疊器件隔離圖案102的第二邊緣部分212a。一對(duì)柵接觸插塞23 和236a可以分別接觸第一著落部分214和第二著落部分215。如在前面的實(shí)施方式1中那樣，第一著落部分214的沿第一方向 Da和第二方向Db的寬度可以分別大于第一著落部分214上的第一柵接觸插塞23 沿第一方向Da和第二方向Db的寬度。類似地，第二著落部分215的沿第一方向Da和第二方向 Db的寬度可以分別大于第二著落部分214上的第一柵接觸插塞236a沿第一方向Da和第二方向Db的寬度。第一邊緣部分211a可以具有沿第一方向Da的第一長(zhǎng)度Mia。第一長(zhǎng)度Mla可以小于第一柵接觸插塞23 的寬度Wca和第一水平距離40a之和。第一水平距離40a可以對(duì)應(yīng)于第一著落部分214的一端與第一柵接觸插塞23 的交疊器件隔離圖案102的一端之間沿第一方向Da的距離。根據(jù)一實(shí)施方式，第一長(zhǎng)度Mla可以小于第一柵接觸插塞235a 的寬度Wca。類似于此，第二邊緣部分21 可以具有沿第二方向Db的第二長(zhǎng)度M2a。第二長(zhǎng)度Mh可以小于第二著落部分215上的第一柵接觸插塞236a沿第二方向Db的寬度Wcc 與第二水平距離40b之和。第二水平距離40b可以對(duì)應(yīng)于第二著落部分215的一端與第一柵接觸插塞236a交疊器件隔離圖案102的一端之間沿第二方向Db的距離。根據(jù)一實(shí)施方式，第二長(zhǎng)度Mh可以小于第一柵接觸插塞236a的寬度Wcc。寬度Wcc可以等于第一著落部分214上的第一柵接觸插塞23 沿第二方向Db的寬度。第二柵電極210b2、第三柵電極210c2和第四柵電極210d2可以設(shè)置于有源區(qū)ACT 之上。第二柵電極21(Λ2可以具有關(guān)于參照?qǐng)D5Α描述的第一虛擬直線Vb與第一柵電極 210a2基本對(duì)稱的結(jié)構(gòu)。第三柵電極210c2可以具有關(guān)于參照?qǐng)D5A描述的第二虛擬直線 Va與第一柵電極210a2基本對(duì)稱的結(jié)構(gòu)。第四柵電極210d2可以具有關(guān)于第一虛擬直線 Vb與第三柵電極210c2基本對(duì)稱的結(jié)構(gòu)。一對(duì)第二柵接觸插塞23 和236b可以分別接觸第二柵電極210b2的第一和第二著落部分，一對(duì)第三柵接觸插塞235c和236c可以分別接觸第三柵電極210c2的第一和第二著落部分。一對(duì)第四柵接觸插塞235d和236d可以接觸第四柵電極210d2的第一和第二著落部分。包括圖7C中公開(kāi)的第一至第四柵電極210a2、210l32、210C2和210d2的晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A 和6B描述的那樣。然而，本發(fā)明不限于此。圖7C的晶體管可用于其它功能和/或目的。圖7D是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D7D，第一柵電極210a3可以包括沿第一方向Da延伸的第一延伸部分207b 和沿第二方向Db延伸的第二延伸部分208b。第一延伸部分207a和第二延伸部分208a中的至少一個(gè)可以包括著落部分和非著落部分。此時(shí)，著落部分的整個(gè)上表面可以交疊有源區(qū)ACT。根據(jù)本修改示例，第一延伸部分207b可以包括著落部分21 和第一非著落部分 216a，第二延伸部分20 可以包括第二非著落部分21乩。第二延伸部分20 的全部可以對(duì)應(yīng)于第二非著落部分216b。第一非著落部分216a可以連接到著落部分21 的一側(cè)，且可以包括交疊部分器件隔離圖案102的第一邊緣部分211b。第二非著落部分216b可以連接到著落部分21 的另一側(cè)，且可以包括交疊另一部分器件隔離圖案102的第二邊緣部分 212b。因?yàn)榈谝贿吘壊糠?11b和第二邊緣部分212b是第一非著落部分216a和第二非著落部分216b的某些部分，所以第一邊緣部分211b沿第一方向Da的長(zhǎng)度可以小于第一柵接觸插塞23 沿第一方向的寬度。第二邊緣部分212b沿第二方向Db的長(zhǎng)度可以小于第一柵接觸插塞23 沿第二方向Db的寬度。第二柵電極210b3、第三柵電極210c3和第四柵電極210d3可以設(shè)置于有源區(qū)ACT 之上。第二柵電極210b3可以具有相對(duì)于參照?qǐng)D5A描述的第一虛擬直線Vb與第一柵電極 210a3基本對(duì)稱的結(jié)構(gòu)。第三柵電極210c3的著落部分80的一些可以交疊器件隔離圖案 102。第四柵電極210d3可以具有相對(duì)于第一虛擬直線Vb與第三柵電極210c3基本對(duì)稱的結(jié)構(gòu)。根據(jù)本修改示例，第一至第四柵電極210a3、210b3、210c3和210d3的著落部分可以根據(jù)連接到柵接觸插塞23fe、235b、235c和235d的互連線(未示出)的布局和/或形狀設(shè)置在第一至第四柵電極210a3、210b3、210c3和210d3中的任意位置處。在一些實(shí)施方式中，至少一部分著落部分交疊有源區(qū)ACT。包括圖7D中公開(kāi)的第一至第四柵電極210a3、210b3、210c3和210d3的晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A 和6B描述的那樣。然而，本發(fā)明不限于此。圖7D的晶體管可以用于其它功能和/或目的。圖7E是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D7E，有源區(qū)ACT可以包括第一部分和第二部分。有源區(qū)ACT的第一部分可以對(duì)應(yīng)于第一和第三柵電極210a和210c之間以及第二和第四柵電極210b和2IOd之間的區(qū)域。有源區(qū)ACT的第二部分可以包括交疊第一和第二柵電極210a和210b的部分、形成第一和第二漏區(qū)的部分、以及第一和第二柵電極210a和210b之間的部分。根據(jù)本修改示例，有源區(qū)ACT的第一部分沿第一方向Da的寬度60可以小于有源區(qū)ACT的第二部分沿第一方向Da的寬度50。因此，圖7E示出各種實(shí)施方式，其中有源區(qū)ACT在四個(gè)晶體管中的第一對(duì)諸如Tl 和T3的柵電極的第一延伸部分207之間以及在四個(gè)晶體管中的第二對(duì)諸如T2和T4的柵電極的第一延伸部分207之間凹進(jìn)，使得隔離區(qū)102在四個(gè)晶體管中的第一對(duì)諸如Tl和T3 的柵電極的第一延伸部分207之間以及在四個(gè)晶體管中的第二對(duì)諸如T2和T4的柵電極的第一延伸部分207之間突出。因此，有源區(qū)的寬度在柵電極的第一部分207之間(如60所示)比有源區(qū)的其它部分(如50所示)更窄。圖7E中公開(kāi)的晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A和6B描述的那樣。然而，本發(fā)明不限于此。圖7E的晶體管可用于其它功能和/或目的。實(shí)施方式3圖8A是根據(jù)本發(fā)明構(gòu)思又一些實(shí)施方式的集成電路器件的平面圖，圖8B是沿圖 8A的線V-V'取得的截面圖。參照?qǐng)D8A和8B，定義有源區(qū)ACT的器件隔離圖案102設(shè)置于基板100中。有源區(qū) ACT可以沿第一方向Da延伸。第一、第二、第三和第四柵電極310a、310b、310c和310d可以設(shè)置于有源區(qū)ACT之上。第一、第二、第三和第四柵電極310a、310b、310c和310d可以沿行和列二維地布置。行可以平行于第一方向Da，列可以平行于第二方向Db。柵電介質(zhì)層305 可以設(shè)置在第一、第二、第三和第四柵電極310a、310b、310c和310d與有源區(qū)ACT之間。蓋電介質(zhì)圖案320可以設(shè)置在第一至第四柵電極310a、310b、310c和310d中的每個(gè)上。柵間隔物319可以設(shè)置在第一、第二、第三和第四柵電極310a、310b、310c和310d的側(cè)壁上。柵電介質(zhì)層305、蓋電介質(zhì)圖案320和柵間隔物319可以分別由與柵電介質(zhì)層105、蓋電介質(zhì)圖案120和柵間隔物119相同的材料形成。參照?qǐng)D8A，第一柵電極310a可以包括第一延伸部分331、第二延伸部分332、第三延伸部分333和第四延伸部分334。第一延伸部分331可以沿第一方向Da延伸，第二延伸部分332可以沿與第一方向Da不同的第二方向Db延伸。根據(jù)一實(shí)施方式，第二方向Db 可以垂直于第一方向Da。第三延伸部分333可以與第一延伸部分331間隔開(kāi)且可以平行于第一延伸部分331延伸。第一和第三延伸部分331和333可以連接到第二延伸部分332 的兩端且可以具有彼此面對(duì)的形狀。第四延伸部分334可以與第二延伸部分332間隔開(kāi)且可以平行于第二延伸部分332延伸。第二和第四延伸部分332和334可以具有彼此面對(duì)的形狀。第一和第三延伸部分331和333可以分別連接到第四延伸部分334的兩端。如圖8A 所示，第一柵電極310a可以在平面圖中具有閉合環(huán)形。第二柵電極310b可以具有沿第一方向Da與第一柵電極310a基本對(duì)稱的結(jié)構(gòu)，第三柵電極310c可以具有沿第二方向Db與第一柵電極310a基本對(duì)稱的結(jié)構(gòu)。第四柵電極310d可以具有沿第一方向Da與第三柵電極310c基本對(duì)稱的結(jié)構(gòu)。層間電介質(zhì)層130可以設(shè)置于基板100的整個(gè)表面上。至少一個(gè)第一柵接觸插塞 33 可以順序穿過(guò)層間電介質(zhì)層130和蓋電介質(zhì)圖案320從而接觸第一柵電極3 IOa0第一柵接觸插塞33 和336a中的至少一個(gè)可以交疊有源區(qū)ACT。根據(jù)本修改示例，柵接觸插塞33 和336a可以分別設(shè)置于第一和第三延伸部分331、333上。第一延伸部分331上的第一柵接觸插塞33 的整個(gè)上表面可以交疊有源區(qū)ACT。第三延伸部分333上的第一柵接觸插塞336a的某一部分可以交疊ACT，另一部分可以交疊器件隔離圖案102。在此情形下， 第三延伸部分333上的第一柵接觸插塞336a的交疊器件隔離圖案102的部分具有沿第二方向Db的長(zhǎng)度Qa。長(zhǎng)度Qa可以小于第一柵接觸插塞336a沿第二方向Db的寬度和第一柵接觸插塞336a的交疊器件隔離圖案102的一端與第三延伸部分333的一端之間沿第二方向Db的水平距離之和。類似于此，至少一個(gè)第二柵接觸插塞33 和336b可以順序穿過(guò)層間電介質(zhì)層130 和蓋電介質(zhì)圖案320以接觸第二柵電極310b，至少一個(gè)第三柵接觸插塞335c、336c可以順序穿過(guò)層間電介質(zhì)層130和蓋電介質(zhì)圖案320以接觸第三柵電極310c。至少一個(gè)第四柵接觸插塞335d和336d可以順序穿過(guò)層間電介質(zhì)層130和蓋電介質(zhì)圖案320以接觸第二柵電極 310d。如圖8A公開(kāi)的那樣，第一漏區(qū)32 可以設(shè)置在被平面圖中具有封閉環(huán)形的第一柵電極310a包圍的有源區(qū)ACT中。類似地，第二、第三和第四漏區(qū)322b、322c和322d可以設(shè)置在被第二、第三和第四柵電極310b、310c和310d包圍的有源區(qū)的某些部分中。源區(qū) 323可以在平面圖中設(shè)置于第一至第四柵電極310a、310b、310c和310d之間的有源區(qū)ACT 中。分別包括第一至第四柵電極310a、310b、310c和310d的第一至第四晶體管可以共用源區(qū) 323。第一漏接觸插塞340a、第二漏接觸插塞340b、第三漏接觸插塞340c和第四漏接觸插塞340d可以穿過(guò)層間電介質(zhì)層130以分別接觸第一至第四漏區(qū)32h、322b、322c和 322d，源接觸插塞341可以穿過(guò)層間電介質(zhì)層130以接觸源區(qū)323。第一漏接觸插塞340a和源接觸插塞341的上表面可以具有彼此平行延伸的條形。根據(jù)一實(shí)施方式，第一漏接觸插塞340a和源接觸插塞341的上表面可以平行于第一延伸部分331和第二延伸部分332 中的較長(zhǎng)的一個(gè)延伸。根據(jù)本修改示例，第二延伸部分332長(zhǎng)于第一延伸部分331，第一漏接觸插塞340a和源接觸插塞341的上表面可以沿第二方向Db延伸。多個(gè)源接觸插塞341 可以設(shè)置在源區(qū)323上。多個(gè)源接觸插塞341可以沿第一方向Da和第二方向Db 二維地布置。根據(jù)一實(shí)施方式，如附圖所示，源接觸插塞341可以形成兩行。在該兩行中，第一和第二漏接觸插塞340a和340b可以設(shè)置在第一行中包括的源接觸插塞之間，第三和第四漏接觸插塞340c和340d可以設(shè)置在第二行中包括的源接觸插塞341之間。因此，圖8A和8B示出另一些實(shí)施方式，其中各柵電極310a-310d還包括第四延伸部分334，第四延伸部分334沿第二方向Db從各自的第一延伸部分331的遠(yuǎn)離各自的第一頂點(diǎn)Vl的末端延伸到各自的第三延伸部分333的遠(yuǎn)離各自的第二頂點(diǎn)V2的末端。包括第一至第四延伸部分的各柵電極定義閉合環(huán)形柵電極圖案，各個(gè)閉合環(huán)形柵電極圖案圍繞漏區(qū)340a-340d中的相應(yīng)一個(gè)。漏區(qū)和柵電極可以關(guān)于第一虛擬線Vb和/或第二虛擬線Va 對(duì)稱。也可以提供第一至第六源接觸插塞341，其第一個(gè)在四個(gè)晶體管中的第一對(duì)晶體管諸如Tl和T2的柵電極的第二延伸部分332之間，其第二個(gè)在四個(gè)晶體管中的第二對(duì)晶體管諸如T3和T4的柵電極的第二延伸部分332之間，其第三個(gè)和第四個(gè)鄰近四個(gè)晶體管中的第一對(duì)晶體管Tl和T2的柵電極的相應(yīng)的第四延伸部分334且與相應(yīng)的漏區(qū)340相對(duì)。 最后，源接觸插塞中的第五個(gè)和第六個(gè)鄰近四個(gè)晶體管中的第二對(duì)晶體管T3和T4的柵電極的相應(yīng)的第四延伸部分334且與相應(yīng)的漏區(qū)340相對(duì)。漏區(qū)、柵電極和源電極可以關(guān)于第一虛擬線Vb和/或第二虛擬線Va對(duì)稱。也可以提供四個(gè)第一柵接觸插塞33fe、335b、336a和336b，各個(gè)第一柵接觸插塞電連接到四個(gè)晶體管中的第一對(duì)晶體管諸如T3和T4的柵電極的第一和第三延伸部分331 和333的相應(yīng)一個(gè)的各中點(diǎn)。也可以提供兩個(gè)第二柵接觸插塞335c和335d，各個(gè)第二柵接觸插塞電連接到四個(gè)晶體管中的第二對(duì)晶體管諸如Tl和T2的柵電極的各自第一頂點(diǎn)VI。 也可以提供兩個(gè)第三柵接觸插塞336c和336d，各個(gè)第三柵接觸插塞在四個(gè)晶體管中的第二對(duì)晶體管諸如Tl和T2的柵電極的各自第三和第四柵極延伸331和334的各交叉處電連接。圖8A中公開(kāi)的四個(gè)晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS 感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A和6B描述的那樣。然而，本發(fā)明不限于此。圖8A的晶體管可以用于其它功能和/或其它目的。接下來(lái)將描述本實(shí)施方式的各種修改示例。在下面描述的修改示例中，未描述的元件可以與參照?qǐng)D8A和8B描述的那些相同。因此，將對(duì)本修改示例的特征部分進(jìn)行描述。圖9A是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的修改示例。參照?qǐng)D9A，第一柵電極310a的第三延伸部分333上的第一柵接觸插塞336a的整個(gè)上表面可以交疊器件隔離圖案102。在此情形下，在一些實(shí)施方式中，接觸第一柵電極 310a的另一第一柵接觸插塞33 的至少一部分交疊有源區(qū)ACT。類似于此，第二、第三和第四柵電極310b、310c和310d的第三延伸部分上的柵接觸插塞33乩、3360和336d的整個(gè)上表面可以交疊器件隔離圖案102。在此情形下，接觸第二、第三和第四柵電極310b、310c 和310d的其它柵接觸插塞33^、335c和335d可以交疊有源區(qū)ACT。根據(jù)一實(shí)施方式，接觸源區(qū)323的上表面的源接觸插塞341a可以具有與第一漏接觸插塞340a的上表面相同的延伸長(zhǎng)度。在此情形下，可以設(shè)置在數(shù)量上大于圖8A的源接觸插塞341的源接觸插塞341a。源接觸插塞341a可以沿第一方向Da和第二方向Db 二維地布置。根據(jù)一實(shí)施方式，源接觸插塞341a可以形成第一、第二和第三行。第一和第二漏接觸插塞340a和340b可以設(shè)置于包括在第一行中的源接觸插塞341a之間，第三和第四漏接觸插塞340c和340d可以設(shè)置在包括于第三行中的源接觸插塞341a之間。圖9A中公開(kāi)的四個(gè)晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS 感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A和6B描述的那樣。然而，本發(fā)明不限于此。圖9A的晶體管可以用于其它功能和/或目的。圖9B是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D9B，第一柵電極310a'的延伸部分331'、332、333和334中的至少一個(gè)可以包括著落部分314和非著落部分。第一柵接觸插塞33 可以接觸著落部分314。著落部分314可以具有比非著落部分更大的寬度。根據(jù)本修改示例，第一柵電極310a'的第一延伸部分331'可以包括著落部分314和非著落部分。著落部分完全交疊有源區(qū)ACT。類似于此，第二、第三和第四柵電極310b、310c和310d的延伸部分中的至少一個(gè)可以包括著落部分和非著落部分。第二、第三和第四柵電極310b'、310c'和310d'的全部著落部分可以交疊有源區(qū)ACT。圖9B中公開(kāi)的四個(gè)晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS 感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A和6B描述的那樣。然而，本發(fā)明不限于此。圖9B的晶體管可以用于其它功能和/或目的。圖9C是平面圖，示出根據(jù)本發(fā)明構(gòu)思另一些實(shí)施方式的集成電路器件的另一修改示例。參照?qǐng)D9C，在包括于第一柵電極310a〃中的延伸部分331、332、333'和334中，第三延伸部分333'可以包括著落部分31 和非著落部分。第一柵接觸插塞336a可以接觸著落部分314a。著落部分31 的一部分可以交疊有源區(qū)ACT的一部分，著落部分31 的其它部分可以交疊器件隔離圖案102。著落部分31 的交疊器件隔離圖案102的部分可以具有沿第二方向的長(zhǎng)度Qb。長(zhǎng)度Qb可以小于第一柵接觸插塞336a沿第二方向的寬度和第一柵接觸插塞336a的交疊器件隔離圖案102的一端與著落部分31 的一端之間沿第二方向Db的水平距離之和。第二柵電極310b"可以具有沿第一方向與第一柵電極310a"基本對(duì)稱的結(jié)構(gòu)，第三柵電極310c"可以具有沿第二方向Db與第一柵電極310a"基本對(duì)稱的結(jié)構(gòu)。第四柵電極310d"可以具有沿第一方向Da與第三柵電極310c"基本對(duì)稱的結(jié)構(gòu)。圖9C中公開(kāi)的四個(gè)晶體管可以實(shí)施在一對(duì)NMOS感測(cè)放大器驅(qū)動(dòng)器或一對(duì)PMOS 感測(cè)放大器驅(qū)動(dòng)器中，如參照?qǐng)D5A、6A和6B描述的那樣。然而，本發(fā)明不限于此。圖9C的晶體管可以用于其它功能和/或目的。前面的實(shí)施方式1、2和3可以組合。例如，根據(jù)本發(fā)明構(gòu)思一實(shí)施方式的集成電路器件可以包括前面的實(shí)施方式1、2和3中公開(kāi)的晶體管的組合。
根據(jù)前面的實(shí)施方式的集成電路器件可以安裝在各種類型的封裝中。根據(jù)本發(fā)明構(gòu)思的實(shí)施方式的集成電路器件的封裝的示例可以包括層疊封裝(package on package, PoP)、球柵陣列(BGA)、芯片尺寸封裝(CSP)、帶引線的塑料芯片載體(plastic leaded chip carrier, PLCC)、塑料雙列直插封裝(PDIP)、華夫管芯封裝(die in waffle pack)、晶圓式管芯(die in wafer form)、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形封裝(SOP)、窄間距小外形封裝(SSOP)、薄小外形封裝(TSOP)、系統(tǒng)級(jí)封裝(system in package, SIP)、多芯片封裝(MCP)、晶圓級(jí)制造封裝(WFP)、晶圓級(jí)處理堆疊封裝(WSP)等。配備有根據(jù)本發(fā)明構(gòu)思的實(shí)施方式的集成電路器件的封裝還可以包括用于控制集成電路器件的控制器和/或邏輯器件。根據(jù)本發(fā)明構(gòu)思的實(shí)施方式，柵接觸插塞的至少一部分可以交疊有源區(qū)。由于此， 在給定區(qū)域內(nèi)的有源區(qū)的寬度(例如，與溝道寬度對(duì)應(yīng)的有源區(qū)寬度)可以增大，由此增大場(chǎng)效應(yīng)晶體管的導(dǎo)通電流的量。結(jié)果，可以實(shí)現(xiàn)高集成和/或優(yōu)異的可靠性。這里結(jié)合上面的描述和附圖公開(kāi)了許多不同的實(shí)施方式。將理解，逐字描述和示出這些實(shí)施方式的每種組合和子組合將會(huì)是不適當(dāng)重復(fù)的且混亂的。因此，本說(shuō)明書(shū)，包括附圖，將理解為構(gòu)成這里描述的實(shí)施方式的全部組合和子組合以及制造和使用它們的方式和工藝的完整書(shū)面描述，并將支持對(duì)于任何這樣的組合和子組合的權(quán)利要求。在附圖和說(shuō)明書(shū)中，已經(jīng)公開(kāi)了本發(fā)明的實(shí)施方式，盡管采用了特定術(shù)語(yǔ)，但是它們僅以一般和描述性的含義使用，而不是為了限制的目的。本發(fā)明的范圍在權(quán)利要求中闡述。本申請(qǐng)要求于2010年6月30日提交的韓國(guó)專利申請(qǐng)No. 10-2010-0062512以及于2011年1月5日提交的美國(guó)專利申請(qǐng)12/984762的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用結(jié)合于此。
權(quán)利要求
1.一種用于集成電路基板的四晶體管電路布局，包括在所述集成電路基板中的隔離區(qū)，該隔離區(qū)定義有源區(qū)，該有源區(qū)沿不同的第一方向和第二方向延伸；四個(gè)晶體管的公共源區(qū)，從所述有源區(qū)的中心沿所述第一方向和第二方向兩者延伸以定義所述有源區(qū)的在所述公共源區(qū)之外的四個(gè)象限；四個(gè)漏區(qū)，各個(gè)漏區(qū)在所述四個(gè)象限的相應(yīng)一個(gè)中且與所述公共源區(qū)間隔開(kāi)；以及四個(gè)柵電極，各個(gè)柵電極在所述四個(gè)象限的相應(yīng)一個(gè)中在所述公共源區(qū)與所述四個(gè)漏區(qū)的相應(yīng)一個(gè)之間，各個(gè)柵電極包括頂點(diǎn)以及第一延伸部分和第二延伸部分，該第一延伸部分從所述頂點(diǎn)沿所述第一方向延伸，該第二延伸部分從所述頂點(diǎn)沿所述第二方向延伸。
2.根據(jù)權(quán)利要求1所述的四晶體管布局，其中所述四個(gè)晶體管中的第一對(duì)晶體管的漏區(qū)和柵電極關(guān)于所述公共源區(qū)的從所述有源區(qū)的中心沿所述第一方向延伸的部分與所述四個(gè)晶體管中的第二對(duì)晶體管的漏區(qū)和柵電極對(duì)稱。
3.根據(jù)權(quán)利要求1所述的四晶體管布局，其中所述四個(gè)晶體管中的第一對(duì)晶體管的漏區(qū)和柵電極關(guān)于所述公共源區(qū)的從所述有源區(qū)的中心沿所述第二方向延伸的部分與所述四個(gè)晶體管中的第二對(duì)晶體管的漏區(qū)和柵電極對(duì)稱。
4.根據(jù)權(quán)利要求1所述的四晶體管布局，還包括四個(gè)漏接觸插塞，各個(gè)漏接觸插塞電接觸所述四個(gè)象限的相應(yīng)一個(gè)中的相應(yīng)一個(gè)漏區(qū)。
5.根據(jù)權(quán)利要求4所述的四晶體管布局，還包括一對(duì)源接觸插塞，該對(duì)源接觸插塞中的第一個(gè)在所述四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第二延伸部分之間，該對(duì)源接觸插塞中的第二個(gè)在所述四個(gè)晶體管中的第二對(duì)晶體管的柵電極的第二延伸部分之間。
6.根據(jù)權(quán)利要求1所述的四晶體管布局，其中所述四個(gè)柵電極的第一和第二延伸部分的末端延伸得超過(guò)所述有源區(qū)到所述隔離區(qū)上。
7.根據(jù)權(quán)利要求1所述的四晶體管布局，還包括四個(gè)柵接觸插塞，各個(gè)柵接觸插塞電連接到所述四個(gè)柵電極中的相應(yīng)一個(gè)，所述四個(gè)柵接觸插塞中的第一對(duì)柵接觸插塞連接到一對(duì)柵電極中的相應(yīng)一個(gè)且靠近該對(duì)柵電極的所述頂點(diǎn)，所述四個(gè)柵接觸插塞中的第二對(duì)柵接觸插塞連接到一對(duì)柵電極中的相應(yīng)一個(gè)且遠(yuǎn)離該對(duì)柵電極的所述頂點(diǎn)。
8.根據(jù)權(quán)利要求7所述的四晶體管布局，其中所述第二對(duì)柵接觸插塞包含于所述有源區(qū)內(nèi)。
9.根據(jù)權(quán)利要求1所述的四晶體管布局，其中所述集成電路基板還在其中包括多個(gè)存儲(chǔ)單元，所述多個(gè)存儲(chǔ)單元沿行方向且沿列方向布置成陣列，并且其中所述第一方向?yàn)樗鲂蟹较?，所述第二方向?yàn)樗隽蟹较颉?br> 10.根據(jù)權(quán)利要求9所述的四晶體管布局，其中所述四個(gè)晶體管包括用于一列所述存儲(chǔ)單元的感測(cè)放大器。
11.根據(jù)權(quán)利要求1所述的四晶體管布局，其中所述有源區(qū)在所述四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第一延伸部分之間且在所述四個(gè)晶體管中的第二對(duì)晶體管的柵電極的第一延伸部分之間凹進(jìn)，使得所述隔離區(qū)在所述四個(gè)晶體管中的所述第一對(duì)晶體管的柵電極的第一延伸部分之間且在所述四個(gè)晶體管中的所述第二對(duì)晶體管的柵電極的第一延伸部分之間突出。
12.根據(jù)權(quán)利要求1所述的四晶體管布局，其中各個(gè)柵電極還包括第三延伸部分，該第三延伸部分從所述第二延伸部分的遠(yuǎn)離相應(yīng)的所述頂點(diǎn)的末端延伸且沿所述第一方向延伸，其中相應(yīng)的所述頂點(diǎn)是第一頂點(diǎn)，并且其中各個(gè)所述第二延伸部分和所述第三延伸部分定義在它們之間的各自的第二頂點(diǎn)。
13.根據(jù)權(quán)利要求12所述的四晶體管布局，其中所述第三延伸部分至少部分地交疊所述隔離區(qū)。
14.根據(jù)權(quán)利要求12所述的四晶體管布局，其中所述第三延伸部分基本不交疊所述有源區(qū)。
15.根據(jù)權(quán)利要求12所述的四晶體管布局，其中所述四個(gè)柵電極的第一和第三延伸部分的末端延伸得超過(guò)所述有源區(qū)到所述隔離區(qū)上。
16.根據(jù)權(quán)利要求12所述的四晶體管布局，還包括四個(gè)柵接觸插塞，各個(gè)柵接觸插塞電連接到所述四個(gè)柵電極中的相應(yīng)一個(gè)，所述四個(gè)柵接觸插塞中的一對(duì)柵接觸插塞連接到一對(duì)柵電極中的相應(yīng)一個(gè)且靠近該對(duì)柵電極的所述第一頂點(diǎn)，所述四個(gè)柵接觸插塞中的一對(duì)柵接觸插塞連接到一對(duì)柵電極中的相應(yīng)一個(gè)且遠(yuǎn)離該對(duì)柵電極的所述第一頂點(diǎn)。
17.根據(jù)權(quán)利要求16所述的四晶體管布局，其中連接到一對(duì)柵電極的相應(yīng)一個(gè)且遠(yuǎn)離該對(duì)柵電極的所述第一頂點(diǎn)的所述一對(duì)柵接觸插塞包含在所述有源區(qū)內(nèi)。
18.根據(jù)權(quán)利要求17所述的四晶體管布局，其中所述四個(gè)柵接觸插塞是四個(gè)第一柵接觸插塞，所述四晶體管布局還包括四個(gè)第二柵接觸插塞，各個(gè)第二柵接觸插塞電連接到所述四個(gè)柵電極中的相應(yīng)一個(gè)，所述四個(gè)第二柵接觸插塞中的一對(duì)第二柵接觸插塞連接到一對(duì)柵電極中的相應(yīng)一個(gè)且靠近該對(duì)柵電極的第二頂點(diǎn)，所述四個(gè)第二柵接觸插塞中的一對(duì)第二柵接觸插塞在一對(duì)柵電極的第三延伸部分上連接到該對(duì)柵電極中的相應(yīng)一個(gè)且遠(yuǎn)離該對(duì)柵電極的第二頂點(diǎn)。
19.根據(jù)權(quán)利要求12所述的四晶體管布局，其中各個(gè)柵電極還包括第四延伸部分，該第四延伸部分沿所述第二方向從各第一延伸部分的遠(yuǎn)離各第一頂點(diǎn)的末端延伸到各第三延伸部分的遠(yuǎn)離各第二頂點(diǎn)的末端，包括所述第一至第四延伸部分的各柵電極定義閉合環(huán)形柵電極圖案，各閉合環(huán)形柵電極圖案圍繞相應(yīng)的一個(gè)漏區(qū)。
20.根據(jù)權(quán)利要求19所述的四晶體管布局，還包括四個(gè)漏接觸插塞，各個(gè)漏接觸插塞電接觸所述四個(gè)象限的相應(yīng)一個(gè)中的相應(yīng)的一個(gè)漏區(qū)且被相應(yīng)的一個(gè)柵電極圍繞。
21.根據(jù)權(quán)利要求19所述的四晶體管布局，還包括四個(gè)第一柵接觸插塞，各個(gè)第一柵接觸插塞電連接到所述四個(gè)晶體管中的第一對(duì)晶體管的柵電極的第一和第三延伸部分中相應(yīng)一個(gè)的各自中點(diǎn)。
22.根據(jù)權(quán)利要求21所述的四晶體管布局，還包括兩個(gè)第二柵接觸插塞，各個(gè)第二柵接觸插塞電連接到所述四個(gè)晶體管中的第二對(duì)晶體管的柵電極的相應(yīng)的第一頂點(diǎn)。
23.根據(jù)權(quán)利要求22所述的四晶體管布局，還包括兩個(gè)第三柵接觸插塞，各個(gè)第三柵接觸插塞電連接在所述四個(gè)晶體管中的所述第二對(duì)晶體管的柵電極的各自的第三和第四延伸部分的交叉處。
24.一種集成電路場(chǎng)效應(yīng)晶體管，包括集成電路基板；在所述集成電路基板中的定義有源區(qū)的隔離區(qū)；在所述有源區(qū)中的間隔開(kāi)的源區(qū)和漏區(qū)；柵電極，在所述間隔開(kāi)的源區(qū)和漏區(qū)之間的所述有源區(qū)上，所述柵電極延伸跨過(guò)所述有源區(qū)且到所述隔離區(qū)上，并在所述柵電極中包括著落墊，所述著落墊寬于所述柵電極的非著落墊部分；以及柵接觸插塞，在所述著落墊處電接觸所述柵電極， 其中所述著落墊至少部分地交疊所述有源區(qū)，且其中所述柵接觸插塞至少部分地交疊所述有源區(qū)。
25.根據(jù)權(quán)利要求M所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述著落墊也至少部分地交疊所述隔離區(qū)。
26.根據(jù)權(quán)利要求25所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述柵接觸插塞也至少部分地交疊所述隔離區(qū)。
27.根據(jù)權(quán)利要求M所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述著落墊是第一著落墊， 所述柵接觸插塞是第一柵接觸插塞；所述柵電極其中還包括第二著落墊，比所述柵電極的非著落墊部分寬；以及第二柵接觸插塞，在所述第二著落墊處電接觸所述柵電極， 其中所述第二著落墊至少部分地交疊所述有源區(qū)，且其中所述第二柵接觸插塞至少部分地交疊所述有源區(qū)。
28.根據(jù)權(quán)利要求27所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述第一著落墊位于所述柵電極的第一端，所述第二著落墊位于所述柵電極的與所述第一端相反的第二端。
29.根據(jù)權(quán)利要求27所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述第一著落墊和所述第二著落墊也至少部分地交疊所述隔離區(qū)。
30.根據(jù)權(quán)利要求四所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述第一柵接觸插塞和所述第二柵接觸插塞也至少部分地交疊所述隔離區(qū)。
31.根據(jù)權(quán)利要求M所述的集成電路場(chǎng)效應(yīng)晶體管，其中包括所述著落墊的所述柵電極包括與所述基板相鄰的包括多晶硅的第一層以及在包括多晶硅的所述第一層上的包括金屬硅化物的第二層，且其中所述柵接觸插塞包括金屬且直接接觸包括金屬硅化物的所述第二層。
32.根據(jù)權(quán)利要求31所述的集成電路場(chǎng)效應(yīng)晶體管，其中所述金屬包括鎢。
33.根據(jù)權(quán)利要求27所述的集成電路場(chǎng)效應(yīng)晶體管，其中包括所述第一和第二著落墊的所述柵電極包括與所述基板相鄰的包括多晶硅的第一層以及在包括多晶硅的所述第一層上的包括金屬硅化物的第二層，且其中所述第一和第二柵接觸插塞包括金屬且直接接觸包括金屬硅化物的所述第二層。
34.一種半導(dǎo)體器件，包括設(shè)置于基板中以定義有源區(qū)的器件隔離圖案；柵電極，設(shè)置于所述有源區(qū)上且包括沿第一方向延伸的第一延伸部分和沿不同于所述第一方向的第二方向延伸的第二延伸部分；柵電介質(zhì)層，設(shè)置于所述柵電極與所述有源區(qū)之間； 層間電介質(zhì)層，設(shè)置于包括所述柵電極的所述基板上；以及柵接觸插塞，穿過(guò)所述層間電介質(zhì)層以接觸所述柵電極，所述柵接觸插塞的至少一部分交疊所述有源區(qū)。
35.根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中所述柵電極的第一延伸部分包括第一邊緣部分，該第一邊緣部分交疊鄰近所述有源區(qū)的一側(cè)的器件隔離圖案。
36.根據(jù)權(quán)利要求35所述的半導(dǎo)體器件，其中所述柵電極的第二延伸部分包括第二邊緣部分，該第二邊緣部分交疊鄰近所述有源區(qū)的另一側(cè)的所述器件隔離圖案。
37.根據(jù)權(quán)利要求35所述的半導(dǎo)體器件，其中所述第一延伸部分和所述第二延伸部分中的至少一個(gè)包括著落部分和非著落部分； 所述著落部分的寬度大于所述非著落部分的寬度；且所述柵接觸插塞接觸所述著落部分。
38.根據(jù)權(quán)利要求37所述的半導(dǎo)體器件，其中 所述第一延伸部分包括所述著落部分和所述非著落部分；所述第一延伸部分的著落部分的一部分交疊所述有源區(qū)，所述第一延伸部分的著落部分的另一部分交疊所述器件隔離圖案；且所述著落部分的交疊所述器件隔離圖案的部分是所述第一邊緣部分。
39.根據(jù)權(quán)利要求35所述的半導(dǎo)體器件，其中所述柵電極還包括平行于且面對(duì)所述第一延伸部分的第三延伸部分； 所述第一延伸部分和所述第三延伸部分分別連接到所述第二延伸部分的兩端；且所述第三延伸部分的至少一部分交疊所述器件隔離圖案。
40.根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中所述柵電極還包括面對(duì)所述第一延伸部分且與所述第一延伸部分間隔開(kāi)的第三延伸部分以及面對(duì)所述第二延伸部分且與所述第二延伸部分間隔開(kāi)的第四延伸部分；且所述柵電極在平面圖中具有閉合環(huán)形。
41.根據(jù)權(quán)利要求40所述的半導(dǎo)體器件，其中所述第一、第二、第三和第四延伸部分中的至少一個(gè)包括用于接觸所述柵接觸插塞的著落部分和非著落部分；且所述著落部分的寬度大于所述非著落部分的寬度。
42.根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中所述柵接觸插塞的上表面的一部分交疊所述器件隔離圖案，所述柵接觸插塞的上表面的另一部分交疊所述有源區(qū)。
43.根據(jù)權(quán)利要求34所述的半導(dǎo)體器件，其中所述柵接觸插塞的整個(gè)上表面交疊所述有源區(qū)。
全文摘要
本發(fā)明提供四晶體管布局、集成電路場(chǎng)效應(yīng)晶體管和半導(dǎo)體器件。四晶體管布局可以包括定義有源區(qū)的隔離區(qū)，該有源區(qū)沿不同的第一方向和第二方向延伸。四個(gè)晶體管的公共源區(qū)從有源區(qū)的中心沿第一方向和第二方向兩者延伸以定義有源區(qū)的在公共源區(qū)之外的四個(gè)象限。提供四個(gè)漏區(qū)，各個(gè)漏區(qū)在所述四個(gè)象限的相應(yīng)一個(gè)中且與公共源區(qū)間隔開(kāi)。最后，提供四個(gè)柵電極，各個(gè)柵電極在四個(gè)象限的相應(yīng)一個(gè)中在公共源區(qū)與四個(gè)漏區(qū)中的相應(yīng)一個(gè)之間。各個(gè)柵電極包括頂點(diǎn)以及第一延伸部分和第二延伸部分，該第一延伸部分從該頂點(diǎn)沿第一方向延伸，該第二延伸部分從該頂點(diǎn)沿第二方向延伸。
文檔編號(hào)H01L27/088GK102315218SQ20111018355
公開(kāi)日2012年1月11日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者山田悟, 崔榮振, 蔡教錫, 金煜濟(jì), 韓相然 申請(qǐng)人:三星電子株式會(huì)社