專利名稱：3d集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)是否對齊的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體領(lǐng)域，具 體地，涉及一種3D集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)是否對齊的方法。
背景技術(shù)：
隨著半導體器件的尺寸越來越小，集成電路發(fā)展的趨勢是在越來越小的芯片上集成越來越多的電子器件。3D集成電路需要將芯片與芯片、芯片與晶片、晶片與晶片之間進行結(jié)合。然而，在芯片或晶片的結(jié)合過程中，由于對齊誤差，可能會造成短路或互連開路等問題，使得集成電路的可靠性大大降低，集成電路制造的良率也隨之下降，這在很大程度上增加了集成電路制造的成本。有鑒于此，需要提供一種3D集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)是否對齊的方法，以增大互連的可靠性。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種3D集成電路結(jié)構(gòu)以及檢測半導體襯底是否對齊的方法，采用測量檢測結(jié)構(gòu)之間的電連接狀況來判斷是否對齊，以克服上述現(xiàn)有技術(shù)中的問題。根據(jù)本發(fā)明的一方面，提供了一種3D集成電路結(jié)構(gòu)，包括第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)；所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布；所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸。本發(fā)明的結(jié)構(gòu)中，多個第一導體和多個第二導體為條狀，第三導體為正方形。本發(fā)明的結(jié)構(gòu)中，第三導體的尺寸和位置還滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，和第三導體相接觸的至少一個第一導體與和第三導體相接觸的至少一個第二導體以所述對稱線對稱。本發(fā)明的結(jié)構(gòu)中，第一方向與第二方向互相垂直；優(yōu)選地，第一方向為水平方向，第二方向為豎直方向。
本發(fā)明的結(jié)構(gòu)中，多個第一導體之間的間距相同，多個第二導體之間的間距相同。本發(fā)明的結(jié)構(gòu)中，多個第一導體、多個第二導體和第三導體由Cu、Al、W、Ti、Ni、TiAl中的一種或多種形成。根據(jù)本發(fā)明的另一方面，提供了一種檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，包括形成第一芯片結(jié)構(gòu)，形成第二芯片結(jié)構(gòu)，以及進行檢測和判斷，其中所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布；
所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸；將第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)進行鍵合，測量多個第一導體與第三導體之間的第一導電情況，測量多個第二導體與第三導體之間的第二導電情況，同時，根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，多個第一導體與第三導體之間存在預期的第一導電情況，多個第二導體與第三導體之間存在預期的第二導電情況；將測量得到的第一導電情況和第二導電情況與上述預期的第一導電情況和預期的第二導電情況進行比較，以比較結(jié)果來判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合是否對齊。本發(fā)明的方法中，還包括根據(jù)上述比較結(jié)果，判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合的偏差大小與方向。本發(fā)明的方法中，上述預期的第一導電情況和第二導電情況相同。本發(fā)明的方法中，測量多個第一導體與第三導體之間的第一導電情況時的測量位置分別是第一焊墊與第三導體，測量多個第二導體與第三導體之間的第二導電情況時的測量位置分別是第二焊墊與第三導體。本發(fā)明的方法中，第三導體的尺寸和位置還滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，和第三導體相接觸的至少一個第一導體與和第三導體相接觸的至少一個第二導體以所述對稱線對稱。本發(fā)明的結(jié)構(gòu)中，多個第一導體和多個第二導體為條狀，第三導體為正方形。本發(fā)明的方法中，第一方向與第二方向互相垂直；優(yōu)選地，第一方向為水平方向，第二方向為豎直方向。本發(fā)明的方法中，多個第一導體之間的間距相同，多個第二導體之間的間距相同。本發(fā)明的方法中，多個第一導體、多個第二導體和第三導體由Cu、Al、W、Ti、Ni、TiAl中的一種或多種形成。
根據(jù)本發(fā)明的另一方面，還提供了一種檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，包括形成第一芯片結(jié)構(gòu)，形成第二芯片結(jié)構(gòu)，以及進行檢測和判斷，其中所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布；所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述 第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸；將第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)進行鍵合，測量多個第一導體與多個第二導體之間的導電情況，同時，根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，多個第一導體與多個第二導體之間存在預期的導電情況；將測量得到的導電情況與上述預期的導電情況進行比較，以比較結(jié)果來判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合是否對齊。本發(fā)明的方法中，測量多個第一導體與多個第二導體之間的導電情況時，測量位
置分別是第一焊墊與第二焊墊。本發(fā)明提供的3D集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，通過在其中一芯片結(jié)構(gòu)上形成包括第一導體和第二導體的檢測結(jié)構(gòu)，在另一芯片結(jié)構(gòu)上形成包括第三導體的檢測結(jié)構(gòu)，當這兩個芯片結(jié)構(gòu)鍵合在一起時，通過測量第一導體與第三導體之間、第二導體與第三導體之間的導電情況，與預期數(shù)值進行比較，從而判斷兩芯片結(jié)構(gòu)是否對齊，并且，通過導電情況的測量，能夠準確得到錯位的偏移方向和大小。


圖I第一芯片結(jié)構(gòu)的平面俯視的示意圖；圖2第一芯片結(jié)構(gòu)襯底上的光刻膠圖案；圖3第一芯片結(jié)構(gòu)襯底上刻蝕出溝槽；圖4第一芯片結(jié)構(gòu)襯底上的第二導體；圖5第二芯片結(jié)構(gòu)的平面俯視的示意圖；圖6第二芯片結(jié)構(gòu)的截面的示意圖；圖7第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合的平面視圖；圖8 9第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合不同截面視圖；圖10第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)鍵合未對齊時的平面視圖；圖11第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)鍵合未對齊時的截面視圖。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。圖I 11詳細示出了根據(jù)本發(fā)明實施例檢測半導體芯片鍵合是否對齊方法中各步驟對應的3D集成電路的示意圖。以下，將參照這些附圖來對根據(jù)本發(fā)明實施例的各個步 驟以及由此得到的3D集成電路予以詳細說明。首先，形成第一芯片結(jié)構(gòu)，第一芯片結(jié)構(gòu)的俯視的示意圖如圖I所示，其中，該第一芯片結(jié)構(gòu)包括第一半導體襯底10、第一絕緣層11以及第一檢測結(jié)構(gòu)，其中第一絕緣層11位于所述第一半導體襯底上10，第一檢測結(jié)構(gòu)嵌入于第一絕緣層11形成。其中，第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，在圖I中以I 7表示，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，在圖I中以a g，需要說明的是，附圖以及附圖標記并不表示只有7個第一個導體或7個第二導體，第一導體以及第二導體的數(shù)目可以根據(jù)需求任意設(shè)置多個。多個第一導體與多個第二導體關(guān)于一對稱線00’對稱并相互絕緣，也即在空間上是隔離開的。多個第一導體遠離對稱線00’的一端具有多個第一焊墊，在附圖I中，以虛線框中Tl示出，同時，多個第一導體I 7接近所述對稱線00’的一端呈階梯狀分布。多個第二導體遠離對稱線00’的一端具有第二焊墊，在附圖I中，以虛線框中T2示出，同時，多個第二導體a g接近對稱線00’的一端呈階梯狀分布。多個第一導體I 7和多個第二導體a g的形狀可以根據(jù)實際需求設(shè)置，優(yōu)選地，如附圖I中示出的，設(shè)計為條狀。同時，多個第一導體I 7之間的間距以及多個第二導體a g之間的間距也可以隨意設(shè)置，為了便于測量和比較，優(yōu)選地將上述間距設(shè)置為相同的數(shù)值。多個第一導體I 7延伸的第一方向和多個第二導體a g延伸的第二方向也可以隨意設(shè)置，考慮到工藝實現(xiàn)的便利程度以及測量、比較的準確性，優(yōu)選地將第一方向和第二方向設(shè)置為互相垂直，更加優(yōu)選地，如附圖I所示，第一方向設(shè)置為水平方向，第二方向設(shè)置為豎直方向。下面具體介紹第一芯片結(jié)構(gòu)的形成過程，以圖I中AA’截面圖為具體示例。如圖2所示，提供第一半導體襯底10，在第一半導體襯底10上可能已經(jīng)完成了半導體器件制造以及后道互連等工藝，但需要說明的是這些步驟與本發(fā)明的本質(zhì)無關(guān)，這里只是舉例，不再對其進行詳述。在第一半導體襯底10上形成有第一絕緣層11，具體地，形成的第一絕緣層11是SiO2或其他介質(zhì)材料。在第一絕緣層11上涂覆光刻膠，并對光刻膠圖案化以形成圖2中所示的光刻膠圖案12，光刻膠圖案12對應于附圖I中的第一檢測結(jié)構(gòu)。以圖2所示的光刻膠圖案12為掩膜，對第一絕緣層11進行刻蝕，在第一絕緣層11中形成溝槽13，如圖3所示。接著，將光刻膠層去除。接著如圖4，在第一絕緣層11表面和溝槽13內(nèi)填充導電材料，例如可以是Cu、Al、W、Ti、Ni、TiAl中任一種或多種，或者是它們的合金，本發(fā)明的實施例中優(yōu)選用Cu作為填充材料。接著，通過CMP處理，將第一絕緣層11表面上的導電材料去除，直至露出第一絕緣層11上表面，使導電材料僅保留在溝槽13中，于是，導電材料，例如是Cu，鑲嵌在第一絕緣層11的溝槽13中從而形成了第一檢測結(jié)構(gòu)。圖4中AA’截面為第二導體a g。接下來，介紹第二芯片結(jié)構(gòu)的形成過程，其中，第二芯片結(jié)構(gòu)平面俯視示意圖如圖5所示，圖5中的CC’截面圖為附圖6所示。其中，該第二芯片結(jié)構(gòu)包括第二半導體襯底20、第二絕緣層21以及第二檢測結(jié)構(gòu)，其中第二絕緣層21位于所述第二半導體襯底20上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層21形成。第二芯片襯底上的第二檢測結(jié)構(gòu)的制造方法可以參照第一芯片結(jié)構(gòu)中第一檢測結(jié)構(gòu)的制造方法，此書不再復述，其中，第二檢測結(jié)構(gòu)包括第三導體22，第三導體22的材料可以是Cu、Al、W、Ti、Ni、TiAl中任一種或多種，或者是它們 的合金。第三導體22的尺寸和位置滿足下述條件在第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體22與至少一個第一導體I 7相接觸，第三導體22與至少一個第二導體a g相接觸。在滿足上述條件的情況下，第三導體22的位置和尺寸可以根據(jù)具體需求來設(shè)置，優(yōu)選地，在第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合的情況下，和第三導體22相接觸的至少一個第一導體I 7與和第三導體相22接觸的至少一個第二導體a f相對稱，參見附圖7，第三導體22與第一導體4 7接觸，與第二導體d g接觸，并且，第一導體4 7與第二導體d g以對稱線00’對稱。另外，第三導體22的形狀不受限制，其優(yōu)選為正方形，其位置可以設(shè)置為在第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合的情況下，對稱線00’也是第三導體22本身的對稱線。根據(jù)本發(fā)明的另一方面，提供了一種檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，包括形成第一芯片結(jié)構(gòu)，形成第二芯片結(jié)構(gòu)，以及進行檢測和判斷，其中第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)的形成過程在之前已經(jīng)詳述，接下來將具體介紹如何進行檢測和判斷。在檢測和判斷之前，將第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)進行鍵合，然后，測量多個第一導體I 7與第三導體22之間的第一導電情況，測量多個第二導體a g與第三導體22之間的第二導電情況，同時，根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，多個第一導體與第三導體之間存在預期的第一導電情況，多個第二導體與第三導體之間存在預期的第二導電情況；將測量得到的第一導電情況和第二導電情況與上述預期的第一導電情況和預期的第二導電情況進行比較，以比較結(jié)果來判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合是否對齊。根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，存在預期的第一導電情況和第二導電情況，此時的第一導電情況和第二導電情況可以相同，也可以不同，所謂第一導電情況和第二導電情況相同，是指和第三導體22相接觸的至少一個第一導體I 7與和第三導體22相接觸的至少一個第二導體a f相對稱，如不對稱，則稱為第一導電情況和第二導電情況不同。通過測量獲得第一導電情況和第二導電情況，然后與對齊鍵合情況下預期的第一導電情況和第二導電情況相對比，則可以判斷鍵合是否對齊，同時，還可以根據(jù)上述比較結(jié)果，判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合的偏差大小與方向。其中，測量多個第一導體I 7與第三導體22之間的第一導電情況時的測量位置分別是第一焊墊Tl與第三導體22，測量多個第二導體a g與第三導體之間的第二導電情況時的測量位置分別是第二焊墊T2與第三導體22。參見附圖7 9，附圖7第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)對齊鍵合的平面視圖情形，附圖8為AA’截面圖，附圖9為BB’截面圖。優(yōu)選地，在鍵合對齊情況下，預期的第一導電情況和第二導電情況相同，也即和第三導體22相接觸的至少一個第一導體I 7與和第三導體22相接觸的至少一個第二導體a f相對稱，在圖7中，第三導體22與第一導體4 7接觸，與第二導體d g接觸，并且，第一導體4 7與第二導體d g以對稱線00’對稱。此時具體的導電情況為第一導體I 7中的4 7與第三導體22是導電連通的，第二導體a g中的d g與第三導體22是導電連通的。另外，參見附圖10 11，附圖10示出了第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)鍵合未對·齊的平面視圖情形，附圖11為BB’截面圖。此時，第三導體22與第一導體5 7接觸，與第二導體c g接觸，此時具體的第一和第二導電情況分別為第一導體I 7中的5 7與第三導體22是導電連通的，第二導體a g中的c g與第三導體22是導電連通的，由此可見，此時第一導電情況與第二導電情況與鍵合對齊情況下預期的第一導電情況和第二導電情況并不相同，可以認定鍵合未對齊。并且，根據(jù)具體的導電情況，可以判斷鍵合偏離方向，例如在圖10中，與鍵合對齊情況下預期情況相比，第一導體4與第三導體22未相接，而第二導體c與第三導體22相接，可以判斷，在以第一芯片結(jié)構(gòu)為參考位置的前提下，第二芯片結(jié)構(gòu)向右和向上偏移了。第一導體5 7和第二導體a g的數(shù)目越多，分布越密,并且它們靠近對稱線00’的一端呈階梯狀分布時的階梯差值越小，則判斷偏離的方向和大小就越精確。如上所述，測量第一導電情況時，測量位置分別是第一焊墊Tl與第三導體22，測量第二導電情況時，測量位置分別是第二焊墊T2與第三導體22 ;然而，為了更快速地判斷鍵合是否對齊以及偏差程度，可以直接選擇測量第一焊墊Tl和第二焊墊T2之間的導電情況?？梢詤⒖几綀D7和附圖10，在附圖7中，若直接測量Tl和T2之間的導電情況，可以將測量裝置的兩個探針分別置于多個Tl和多個T2上并變換位置，可以得知第一導體4 7中任意一個的焊墊和第二導體d g中任意一個的焊墊之間均存在導電通路,而此時存在通路的第一導體4 7和第二導體d g對稱，這與預期的鍵合對齊時的導電情況相一致(在圖7中，預期的鍵合對齊時，第一導電情況與第二導電情況相同)，可以確定鍵合對齊；而圖10中，通過直接測量Tl和T2可以得知，第一導體5 7和第二導體c g是導通的，而它們并不對稱，這與預期的鍵合對齊時的導電情況不一致，因此，可以確定鍵合未對齊。本發(fā)明的實施例采用在半導體襯底上形成檢測結(jié)構(gòu)的方法，在芯片結(jié)構(gòu)之間鍵合之后根據(jù)不同檢測結(jié)構(gòu)之間形成的導電情況來判斷芯片結(jié)構(gòu)之間是否對齊，這種方法簡便有效，檢測效果好。并且本發(fā)明的實施例工藝簡單，用常規(guī)的半導體制造工藝即可完成。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領(lǐng)域技術(shù)人員應當理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。
以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說 明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種3D集成電路結(jié)構(gòu)，其特征在于，包括 第一芯片結(jié)構(gòu)和第二芯片結(jié)構(gòu)； 所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布； 所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸。
2.根據(jù)權(quán)利要求I所述的3D集成電路結(jié)構(gòu)，其特征在于，多個第一導體和多個第二導體為條狀，第三導體為正方形。
3.根據(jù)權(quán)利要求I或2所述的3D集成電路結(jié)構(gòu)，其特征在于，第三導體的尺寸和位置還滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，和第三導體相接觸的至少一個第一導體與和第三導體相接觸的至少一個第二導體以所述對稱線對稱。
4.根據(jù)權(quán)利要求I所述的3D集成電路結(jié)構(gòu),其特征在于,第一方向與第二方向互相垂直。
5.根據(jù)權(quán)利要求4所述的3D集成電路結(jié)構(gòu),其特征在于，第一方向為水平方向，第二方向為豎直方向。
6.根據(jù)權(quán)利要求I或2所述的3D集成電路結(jié)構(gòu)，其特征在于，多個第一導體之間的間距相同，多個第二導體之間的間距相同。
7.根據(jù)權(quán)利要求I或2所述的3D集成電路結(jié)構(gòu)，其特征在于，多個第一導體、多個第二導體和第三導體由Cu、Al、W、Ti、Ni、TiAl中的一種或多種形成。
8.—種檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，包括形成第一芯片結(jié)構(gòu)，形成第二芯片結(jié)構(gòu)，以及進行檢測和判斷，其特征在于 所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布； 所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸； 將第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)進行鍵合，測量多個第一導體與第三導體之間的第一導電情況，測量多個第二導體與第三導體之間的第二導電情況，同時，根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，多個第一導體與第三導體之間存在預期的第一導電情況，多個第二導體與第三導體之間存在預期的第二導電情況；將測量得到的第一導電情況和第二導電情況與上述預期的第一導電情況和預期的第二導電情況進行比較，以比較結(jié)果來判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合是否對齊。
9.根據(jù)權(quán)利要求8所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，還包括根據(jù)上述比較結(jié)果，判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合的偏差大小與方向。
10.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，上述預期的第一導電情況和第二導電情況相同。
11.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，測量多個第一導體與第三導體之間的第一導電情況時的測量位置分別是第一焊墊與第三導體，測量多個第二導體與第三導體之間的第二導電情況時的測量位置分別是第二焊墊與第三導體。
12.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，第三導體的尺寸和位置還滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，和第三導體相接觸的至少一個第一導體與和第三導體相接觸的至少一個第二導體以所述對稱線對稱。
13.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，多個第一導體和多個第二導體為條狀，第三導體為正方形。
14.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，第一方向與第二方向互相垂直。
15.根據(jù)權(quán)利要求14所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，第一方向為水平方向，第二方向為豎直方向。
16.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，多個第一導體之間的間距相同，多個第二導體之間的間距相同。
17.根據(jù)權(quán)利要求8或9所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，多個第一導體、多個第二導體和第三導體由Cu、Al、W、Ti、Ni、TiAl中的一種或多種形成。
18.—種檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，包括形成第一芯片結(jié)構(gòu)，形成第二芯片結(jié)構(gòu)，以及進行檢測和判斷，其特征在于 所述第一芯片結(jié)構(gòu)包括第一半導體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；所述第一檢測結(jié)構(gòu)包括第一檢測基體和第二監(jiān)測基體，第一檢測基體包括多個在第一方向延伸的第一導體，第二監(jiān)測基體包括多個在第二方向延伸的第二導體，第一導體與第二導體關(guān)于一對稱線對稱并相互絕緣；多個所述第一導體遠離所述對稱線的一端具有第一焊墊，多個所述第一導體靠近所述對稱線的一端呈階梯狀分布，多個所述第二導體遠離所述對稱線的一端具有第二焊墊，多個所述第二導體靠近所述對稱線的一端呈階梯狀分布； 所述第二芯片結(jié)構(gòu)包括第二半導體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，其中第二絕緣層位于所述第二半導體襯底上，第二檢測結(jié)構(gòu)嵌入于第二絕緣層形成；所述第二檢測結(jié)構(gòu)包括第三導體，第三導體的尺寸和位置滿足下述條件在所述第一芯片結(jié)構(gòu)和所述第二芯片結(jié)構(gòu)對齊鍵合的情況下，第三導體與至少一個第一導體相接觸，并且第三導體與至少一個第二導體相接觸； 將第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)進行鍵合，測量多個第一導體與多個第二導體之間的導電情況，同時，根據(jù)所設(shè)計的第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)的位置和尺寸，在第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)對齊鍵合的情況下，多個第一導體與多個第二導體之間存在預期的導電情況；將測量得到的導電情況與上述預期的導電情況進行比較，以比較結(jié)果來判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)鍵合是否對齊。
19.根據(jù)權(quán)利要求18所述的檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，其特征在于，測量多個第一導體與多個第二導體之間的導電情況時，測量位置分別是第一焊墊與第二焊墊。
全文摘要
一種3D集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)鍵合是否對齊的方法，通過在其中一芯片結(jié)構(gòu)上形成包括第一導體和第二導體的檢測結(jié)構(gòu)，在另一芯片結(jié)構(gòu)上形成包括第三導體的檢測結(jié)構(gòu)，當這兩個芯片結(jié)構(gòu)鍵合在一起時，通過測量第一導體與第三導體之間、第二導體與第三導體之間的導電情況，與預期數(shù)值進行比較，從而判斷兩芯片結(jié)構(gòu)是否對齊，并且，通過導電情況的測量，能夠準確得到錯位的偏移方向和大小。
文檔編號H01L23/488GK102867796SQ20111018733
公開日2013年1月9日 申請日期2011年7月5日 優(yōu)先權(quán)日2011年7月5日
發(fā)明者肖衛(wèi)平, 朱慧瓏 申請人:中國科學院微電子研究所