專利名稱：多柵晶體管及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法，特別是涉及一種多柵晶體管及其制造方法。
背景技術：
隨著半導體特征尺寸持續(xù)向著22/15nm的等級不斷縮小,柵極寬度減小帶來的負面效應越來越明顯，傳統(tǒng)的平面型晶體管已不能滿足要求。首先，為了消除短溝道效應，需要向溝道中重摻雜P、B，使得器件閾值電壓上升，還降低了溝道中載流子遷移率，造成器件響應速度下降，且離子注入工藝控制較難，容易造成閾值電壓波動過大等不良結果。其次，傳統(tǒng)的SiGe PMOS硅應變技術也面臨瓶頸，在32nm制程節(jié)點中，源漏兩極摻雜的Ge元素含量已經(jīng)占到40%左右，難以再為溝道提供更高程度的應變。第三，柵氧化物厚度發(fā)展也凸顯瓶頸，厚度的減薄速度已經(jīng)難以跟上柵極寬度縮小的步伐。
為此，Intel公司基于22nm工藝節(jié)點技術開發(fā)出了新的器件結構——多柵晶體管，例如三柵晶體管，提高了控制電流的能力，并降低了功耗以及電流間的互擾。如附圖I所示，體硅襯底I上形成有的氧化物層2，選擇性外延生長、刻蝕襯底再填充氧化物或者采用硅納米線技術形成多個突出于襯底I而垂直分布的相互平行的鰭(fin)形或翅形結構3，超薄的柵氧化物層4形成在鰭形結構3上并包圍了溝道區(qū)，柵極5形成在氧化物層2而覆蓋柵氧化物層4且包圍溝道區(qū)、橫跨多個鰭形結構3，對柵極5兩側的鰭形結構3摻雜使其形成源漏區(qū)3A/3B，而被柵極5、柵氧化層4覆蓋的鰭形結構3的部分區(qū)域成為溝道區(qū)3C，其中源漏區(qū)3A/3B以及溝道區(qū)3C需要足夠薄以增強柵的控制能力。然而，因為鰭形結構3非常薄，例如僅為10nm，其電阻非常大而成為高阻值區(qū)，需要對源漏區(qū)3A/3B進行很重的摻雜才能有效降低源漏寄生串聯(lián)電阻，且源漏區(qū)需要與溝道區(qū)之間良好的pn結接觸。通常是離子注入摻雜之后再退火激活雜質(zhì)，摻雜濃度例如為IO16至1027cm3。圖2所示為對鰭形結構3進行離子注入形成的源漏區(qū)的剖面的SEM示意圖。其中，圖左側表示離子注入之后單晶的硅鰭大部分都被破壞成了無定形的硅，也即僅有下部少部分仍為單晶硅而上部絕大部分為非晶硅，非晶硅的源漏使得器件性能極度惡化，甚至造成器件失效，為此需要重新晶化源漏區(qū)，一種選擇是利用退火激活雜質(zhì)的工藝步驟部分修復離子注入損傷。圖中部表示在600°C下退火60秒，使得少部分非晶硅恢復成單晶硅，但是鰭形結構中大部分仍是非晶硅。圖右側表示在1050°C的高溫下快速退火(RTA)，部分非晶硅恢復成了單晶硅，中部仍有少量非晶硅，而頂部的硅由于高溫處理而形成了多晶硅。因此，離子注入帶來的損傷很難在雜質(zhì)激活的退火工藝步驟中得到修復。此外，另一種降低源漏寄生串聯(lián)電阻的方法是外延生長將鰭形的源漏區(qū)3A/3B加厚，形成提升源漏區(qū)或增厚源漏區(qū)，然而這種選擇性外延生長的工藝因為步驟繁復而受限于制造成本，難以大規(guī)模用于批量產(chǎn)品的制造?？偠灾?，當前的多柵晶體管難以有效降低源漏寄生電阻，器件性能無法進一步提升。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種能有效進一步降低多柵晶體管的源漏寄生電阻的半導體器件及其制造方法。本發(fā)明提供了一種多柵晶體管，包括襯底；氧化物層，位于襯底上；鰭形結構，位于氧化物層上且與襯底相連，包括溝道區(qū)以及溝道區(qū)兩端的源漏區(qū)；柵極介質(zhì)層，位于鰭形結構上且包圍溝道區(qū)；柵極，位于氧化物層以及柵極介質(zhì)層上，垂直于鰭形結構；其特征在于，源漏區(qū)由金屬硅化物構成。其中，多柵晶體管為三柵晶體管、FinFET、雙柵晶體管或包圍柵晶體管。其中，襯底為體硅或SOI。其中，柵極介質(zhì)層為氧化硅或高k材料。 其中，金屬硅化物包括Ni、Co、Pt的二元或多元金屬硅化物。其中，溝道區(qū)與源漏區(qū)界面處還具有摻雜離子的聚集區(qū)。其中，摻雜離子對于P型多柵晶體管而言包括B、Al、Ga、In，對于η型多柵晶體管而言包括 N、P、As、O、S、Se、Te、F、Cl。本發(fā)明還提供了一種制造多柵晶體管的方法，包括在襯底上形成氧化物層、本征的鰭形結構、柵極介質(zhì)層以及柵極，其中，鰭形結構位于氧化物層上且與襯底相連，包括溝道區(qū)以及溝道區(qū)兩端的源漏區(qū)，柵極介質(zhì)層位于鰭形結構上且包圍溝道區(qū)，柵極位于氧化物層以及柵極介質(zhì)層上且垂直于鰭形結構；在氧化物層、鰭形結構以及柵極上形成金屬層；執(zhí)行退火，使得源漏區(qū)與金屬層完全發(fā)生反應，形成金屬硅化物的源漏區(qū)。其中，多柵晶體管為三柵晶體管、FinFET、雙柵晶體管或包圍柵晶體管。其中，襯底為體硅或SOI。其中，柵極介質(zhì)層為氧化硅或高k材料。其中，金屬層包括Co、Ni、Pt及其合金。其中，金屬層厚度為I至20nm。其中，柵極的形成采用先柵工藝或后柵工藝。其中，退火為一步退火或兩步退火，兩步退火包括低溫第一步退火以及高溫第二步退火。其中，退火之后對金屬硅化物的源漏區(qū)進行摻雜。其中，摻雜離子對于P型多柵晶體管而言包括B、Al、Ga、In，對于η型多柵晶體管而言包括 N、P、As、O、S、Se、Te、F、Cl。其中，通過離子注入或等離子摻雜進行摻雜。其中，離子注入劑量為I X IO14CnT2至I X 1016cnT2，注入能量為O. IKeV至20KeV。其中，摻雜之后進行驅(qū)動退火，使得摻雜離子在溝道區(qū)與金屬硅化物的源漏區(qū)界面處形成摻雜離子的聚集區(qū)。其中，驅(qū)動退火溫度為400至850°C，退火時間為10至600秒。依照本發(fā)明的半導體器件及其制造方法，由于完全采用金屬硅化物作為多柵晶體管的鰭形的源漏區(qū)，有效降低了源漏串聯(lián)電阻且避免了源漏摻雜帶來的非晶化問題。此外，由于溝道區(qū)與金屬硅化物界面處具有摻雜離子的聚集區(qū)，有效降低了肖特基勢壘高度，進一步提聞了器件性能。
本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨立權利要求的范圍內(nèi)得以滿足。本發(fā)明的實施例限定在獨立權利要求中，具體特征限定在其從屬權利要求中。


以下參照附圖來詳細說明本發(fā)明的技術方案，其中圖I顯示了現(xiàn)有技術的多柵晶體管的立體示意圖；圖2顯示了現(xiàn)有技術的多柵晶體管的鰭形源漏區(qū)的剖面示意圖；以及圖3 圖6顯示了依照本發(fā)明的制造硅化物源漏多柵晶體管各工藝步驟的示意圖。
具體實施例方式以下參照附圖并結合示意性的實施例來詳細說明本發(fā)明技術方案的特征及其技術效果，公開了可有效降低源漏寄生電阻的多柵晶體管及其制造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或工藝步驟。這些修飾除非特別說明并非暗示所修飾器件結構或工藝步驟的空間、次序或?qū)蛹夑P系。首先，如圖3所示，形成鰭形結構。提供半導體襯底10，其材質(zhì)可以是體硅或者絕緣體上娃(SOI),也可以是體鍺或絕緣體上鍺(GOI),或者任何其他合適的半導體材料,例如III-V族或II-VI族化合物半導體，例如GaAs、InSb等等，根據(jù)具體的器件應用需要而選擇，也可以對襯底進行摻雜。在本發(fā)明的實施例中優(yōu)選為體硅或S0I，以與現(xiàn)有的CMOS制造工藝兼容從而減小成本。在襯底10上形成氧化物層20以及鰭形結構30，氧化物層20通常為氧化硅等低k氧化物，鰭形結構30為與襯底10相同的材料但是未摻雜，例如本征硅。鰭形結構30垂直穿過氧化物層20與襯底10相連，其中心區(qū)用于形成溝道區(qū)31，而其兩端用于形成源區(qū)32和漏區(qū)33。形成氧化物層20與鰭形結構30的工藝步驟為本領域公知，例如可以對體硅襯底10光刻/刻蝕形成鰭形結構30之后再沉積形成氧化物層20，也可以沉積形成氧化物層20之后再選擇性外延生長出鰭形結構30，或者在氧化物層20上施加硅納米線而形成鰭形結構30。鰭形結構30垂直于襯底10，其寬度小于其長度和/或厚度。鰭形結構30可以是圖3所示的單個，也可以是相互平行的多個例如三個，還可以是交織成多行多列的網(wǎng)狀結構。在鰭形結構30的中心區(qū)域也即溝道區(qū)31上沉積形成超薄的柵極介質(zhì)材料層40，其厚度例如為5nm，其材質(zhì)例如為氧化硅、氮氧化硅、硅氧烷、SiOC、SiLK等低k(例如k小于3. 5)材料，也可以是氧化鉿、氧化鉭、鈦酸鋇等高k (例如k大于3. 9)材料。在柵極介質(zhì)材料層40以及氧化物層20上沉積形成柵極50，垂直于鰭形結構30，其材質(zhì)可以是多晶娃(可摻雜)、金屬、金屬合金或金屬氮化物，金屬例如Ti、Al、W、Cu、Ta、Au、Ag等等，也可以是這些材料的組合，例如層疊或混雜。形成柵極介質(zhì)層40與柵極50的先后順序可以互換，例如傳統(tǒng)的先沉積柵介質(zhì)后沉積柵極的“先柵工藝”，或者形成多晶硅的偽柵極、去除偽柵極、沉積高k材料、沉積柵極的“后柵工藝”。柵極50以及柵極介質(zhì)層40覆蓋包圍了鰭形結構30的中心區(qū)域也即溝道區(qū)31，兩側的鰭形結構30則分別對應于源區(qū)32 (圖中前偵D以及漏區(qū)33(圖中后側，被柵極50遮擋)。雖然圖3所示的鰭形結構30為對稱結構，但是其他非對稱結構也可以用于本發(fā)明，例如源區(qū)或漏區(qū)存在擴展區(qū)域而相應變長/寬以用于較高壓器件，或者源區(qū)/漏區(qū)形狀不同。以上所述以及后續(xù)所述的沉積可以是PVD也可以是CVD，例如蒸發(fā)、濺射、LPCVD、PECVD、HPCVD、ALD、MBE等等，依照具體材質(zhì)和器件結構特性合理選擇。值得注意的是，此時源區(qū)32和漏區(qū)33以及溝道區(qū)并未摻雜，為本征半導體。其次，如圖4所示，沉積薄的金屬層60。在整個結構也即源漏區(qū)32/33、氧化物層20、柵極50上沉積金屬薄層60，稍后將用于形成外延生長的超薄金屬硅化物。金屬薄層60的材質(zhì)可以是鈷(Co)、鎳(Ni)、鎳鉬合金(Ni-Pt，其中Pt含量小于等于20%)、鎳鈷合金(Ni-Co，其中Co含量小于等于20% )或鎳鉬鈷三元合金(Ni-Pt-Co，其中Co和Pt含量之和小于等于20% ),厚度可以是I至20nm,優(yōu)選為5nm。接著，執(zhí)行自對準硅化物工藝(SALICIDE)，形成金屬硅化物源漏并剝除未反應的金屬薄層。例如可以在500°C至850°C下進行一步退火，源漏區(qū)32/33中的硅與沉積的金屬薄層60完全反應而生成相應的金屬硅化物，剝除未反應的金屬薄層60的那部分，則在溝道區(qū)31兩端得到完全由金屬硅化物構成的源區(qū)62和漏區(qū)63，也即除了溝道區(qū)31仍為本征的單晶硅之外，其余部分的鰭形結構30的硅均以完全反應消耗完而成為金屬硅化物。生成的金屬娃化物62/63依照金屬薄層60材質(zhì)不同而相應的可以是Ni、Co、Pt的二?；蚨嘭＝饘?硅化物，例如 NiSi2_y、NihPtxSi2_y、CoSi2_y、Ni1_xCoxSi2_y 或，其中 x 均大于 O小于1，y均大于等于O小于1，z均大于等于O小于I。此外，為了良好控制金屬硅化物的形成以避免Ni基金屬遷移，可以采用兩步退火法，具體地也即先在例如500至650°C的較低溫度下執(zhí)行低溫第一步退火以形成富金屬相的硅化物，然后再在例如650至850°C的較高溫度下執(zhí)行高溫第二步退火使得富金屬相的硅化物完全轉(zhuǎn)化為金屬硅化物。值得注意的是，生長金屬硅化物62/63的過程中進行的較高溫的退火，除了促使金屬薄層60與源漏區(qū)32/33中的Si反應之外，還消除了 Si表面層中缺陷導致的非本征表面態(tài)，因此抑制了自對準鎳基硅化物工藝通常具有的釘扎效應(piping effect) 0此外，由于源漏區(qū)完全由金屬硅化物構成，源漏區(qū)與溝道區(qū)之間的接觸不再是傳統(tǒng)的PN結接觸，而是肖特基接觸，進一步提聞了器件性能。隨后，如圖5所示，對金屬硅化物源漏進行摻雜。對于P型多柵晶體管而言，摻雜劑可以是B、Al、Ga、In等等，對于η型多柵晶體管而言，摻雜劑可以是N、P、As、0、S、Se、Te、FXl等等?？梢圆捎靡阎碾x子注入的方式對金屬硅化物源漏62/63進行摻雜，注入劑量為IX IO14CnT2至IX IO16CnT2，注入能量例如為O. IKeV至20KeV。除此之外，還可以采用等離子摻雜(plasma doping, PLAD)或浸入式等離子注入(PIII)的技術對金屬娃化物源漏進行摻雜，具體的工藝設備和方法可參見專利US4912065A等等，其采用較低的能量來離子化摻雜劑，從而減小了雜質(zhì)離子對襯底的損傷，也即避免了源漏、溝道區(qū)中的襯底硅被非晶化。由于源漏62/63不再是晶體結構較脆弱的單晶硅，即便是大劑量、高能量的離子注入也難以破壞金屬硅化物中金屬與硅的離子鍵，因此源漏不再會被輕易非晶化，避免了器件損傷。另一方面，由于金屬硅化物電阻遠小于硅，源漏寄生串聯(lián)電阻被大大縮減，器件性能得到了進一步提升。最后，如圖6所示，執(zhí)行驅(qū)動退火。例如在400至850°C下執(zhí)行退火10至600秒，使得原本近似于均勻分布在金屬硅化物源漏62/63中的摻雜劑聚集到柵極50兩側而形成摻雜離子的聚集區(qū)70，具體地，聚集區(qū)70位于源漏62/63的金屬硅化物與溝道區(qū)31的硅之間的界面處，此種摻雜離子的聚集區(qū)70能有效降低肖特基勢壘高度(SBH)，從而進一步提高器件性能。此處的退火可以是激光束照射的快速退火(RTA)，或者也可以是在退火爐中的常規(guī)退火方式。最后得到的多柵晶體管器件結構如圖6所示，包括襯底10、襯底上的氧化物層20、垂直分布在襯底10和氧化物層20上的至少一個鰭形結構、包圍鰭形結構中部溝道區(qū)31的柵極介質(zhì)層40、位于氧化物層20以及柵極介質(zhì)層40上的柵極50，其中鰭形結構包括中部的溝道區(qū)31以及兩端的金屬硅化物的源漏區(qū)62/63，溝道區(qū)31與源漏區(qū)62/63的界面處還具有摻雜離子的聚集區(qū)70。完全由金屬硅化物形成的源漏區(qū)62/63能有效降低器件的源漏寄生串聯(lián)電阻，而摻雜離子的聚集區(qū)70則能有效降低SBH，進一步提高了器件性能。鰭形結構可以為多個，其形狀可以是對稱或非對稱，柵極50可橫跨、部分包圍或完全包圍鰭形結構，因此所述多柵晶體管可以是三柵晶體管、FinFET、雙柵晶體管或包圍柵晶體管等等。具體的各個構件的材質(zhì)和形成方法可參見本發(fā)明上述的具體描述，在此不再贅述。依照本發(fā)明的半導體器件及其制造方法，由于完全采用金屬硅化物作為多柵晶體管的鰭形的源漏區(qū)，有效降低了源漏串聯(lián)電阻且避免了源漏摻雜帶來的非晶化問題。此外，由于溝道區(qū)與金屬硅化物界面處具有摻雜離子的聚集區(qū)，有效降低了肖特基勢壘高度，進一步提聞了器件性能。盡管已參照一個或多個示例性實施例說明本發(fā)明，本領域技術人員可以知曉無需脫離本發(fā)明范圍而對器件結構做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此,本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
權利要求
1.一種多柵晶體管,包括 襯底； 氧化物層，位于襯底上； 鰭形結構，位于氧化物層上且與襯底相連，包括溝道區(qū)以及溝道區(qū)兩端的源漏區(qū)； 柵極介質(zhì)層，位于鰭形結構上且包圍溝道區(qū)； 柵極，位于氧化物層以及柵極介質(zhì)層上，垂直于鰭形結構； 其特征在于，源漏區(qū)由金屬硅化物構成。
2.如權利要求I所述的多柵晶體管，其中，多柵晶體管為三柵晶體管、FinFET、雙柵晶體管或包圍柵晶體管。
3.如權利要求I所述的多柵晶體管，其中，襯底為體硅或SOI。
4.如權利要求I所述的多柵晶體管，其中，柵極介質(zhì)層為氧化硅或高k材料。
5.如權利要求I所述的多柵晶體管，其中，金屬硅化物包括Ni、Co、Pt的二元或多元金屬硅化物。
6.如權利要求I所述的多柵晶體管，其中，溝道區(qū)與源漏區(qū)界面處還具有摻雜離子的聚集區(qū)。
7.如權利要求6所述的多柵晶體管，其中，摻雜離子對于P型多柵晶體管而言包括B、Al、Ga、In，對于η型多柵晶體管而言包括N、P、As、O、S、Se、Te、F、Cl。
8.一種制造如權利要求I的多柵晶體管的方法，包括 在襯底上形成氧化物層、本征的鰭形結構、柵極介質(zhì)層以及柵極，其中，鰭形結構位于氧化物層上且與襯底相連，包括溝道區(qū)以及溝道區(qū)兩端的源漏區(qū)，柵極介質(zhì)層位于鰭形結構上且包圍溝道區(qū)，柵極位于氧化物層以及柵極介質(zhì)層上且垂直于鰭形結構； 在氧化物層、鰭形結構以及柵極上形成金屬層； 執(zhí)行退火，使得源漏區(qū)與金屬層完全發(fā)生反應，形成金屬硅化物的源漏區(qū)。
9.如權利要求8所述的方法，其中，多柵晶體管為三柵晶體管、FinFET、雙柵晶體管或包圍柵晶體管。
10.如權利要求8所述的方法，其中，襯底為體硅或SOI。
11.如權利要求8所述的方法，其中，柵極介質(zhì)層為氧化硅或高k材料。
12.如權利要求8所述的方法，其中，金屬層包括Co、Ni、Pt及其合金，金屬層厚度為I至 20nm。
13.如權利要求8所述的方法，其中，柵極的形成采用先柵工藝或后柵工藝。
14.如權利要求8所述的方法，其中，退火為一步退火或兩步退火，兩步退火包括低溫第一步退火以及高溫第二步退火。
15.如權利要求8所述的方法，其中，退火之后對金屬硅化物的源漏區(qū)進行摻雜。
16.如權利要求15所述的方法，其中，摻雜離子對于P型多柵晶體管而言包括B、Al、Ga、In，對于η型多柵晶體管而言包括N、P、As、O、S、Se、Te、F、Cl。
17.如權利要求15所述的方法，其中，通過離子注入或等離子摻雜進行摻雜。
18.如權利要求17所述的方法，其中，離子注入劑量為IX IO14CnT2至I X 1016cm_2，注入能量為O. IKeV至20KeV。
19.如權利要求15所述的方法，其中，摻雜之后進行驅(qū)動退火，使得摻雜離子在溝道區(qū)與金屬硅化物的源漏區(qū)界面處形成摻雜離子的聚集區(qū)。
20.如權利要求19所述的方法，其中，驅(qū)動退火溫度為400至850°C，退火時間為10至·600 秒。
全文摘要
本發(fā)明公開了一種多柵晶體管，包括襯底；氧化物層，位于襯底上；鰭形結構，位于氧化物層上且與襯底相連，包括溝道區(qū)以及溝道區(qū)兩端的源漏區(qū)；柵極介質(zhì)層，位于鰭形結構上且包圍溝道區(qū)；柵極，位于氧化物層以及柵極介質(zhì)層上，垂直于鰭形結構；其特征在于，源漏區(qū)由金屬硅化物構成。依照本發(fā)明的半導體器件及其制造方法，由于完全采用金屬硅化物作為多柵晶體管的鰭形的源漏區(qū)，有效降低了源漏串聯(lián)電阻且避免了源漏摻雜帶來的非晶化區(qū)淬火后不能晶化的問題。此外，由于溝道區(qū)與金屬硅化物界面處具有摻雜離子的聚集區(qū)，有效降低了肖特基勢壘高度，進一步提高了器件性能。
文檔編號H01L29/78GK102881724SQ20111019967
公開日2013年1月16日 申請日期2011年7月15日 優(yōu)先權日2011年7月15日
發(fā)明者羅軍, 趙超, 李俊峰 申請人:中國科學院微電子研究所