專利名稱：一種調(diào)節(jié)soi-nmos器件背柵閾值電壓的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及SOI CMOS半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種調(diào)節(jié)SOI-NMOS器件背柵閾值電壓的方法。
背景技術(shù)：
SOI (Silicon-On-Insulator)技術(shù)是指在一層絕緣層(BOX)上的硅膜上制作器件和電路，它與普通的直接在半導(dǎo)體襯底上制造器件和電路的體硅技術(shù)的不同是器件之間實(shí)現(xiàn)了完全的介質(zhì)隔離，所以SOI-CMOS集成電路從本質(zhì)上避免了體硅CMOS電路的閂鎖效應(yīng)； 另外，SOI器件的短溝道效應(yīng)較小，能自然形成淺結(jié)，泄露電流較小，具有優(yōu)良的亞閾值特性。無(wú)閂鎖、高速度、低電源電壓、低功耗、抗輻照和耐高溫特色的SOI-CMOS集成電路在國(guó)民經(jīng)濟(jì)各個(gè)部門具有非常廣泛的應(yīng)用前景。但是，也正是由于BOX層的緣故，使得MOSFET有了背柵的存在，背柵，背界面和背襯底都會(huì)對(duì)硅膜上的MOSFET有極大的影響。其中背柵的閾值電壓是一個(gè)及其重要的電學(xué)參數(shù)，需要準(zhǔn)確地測(cè)量和控制。背柵的存在會(huì)使BOX層之上的體區(qū)形成一個(gè)背柵溝道，如果背柵閾值電壓過(guò)低， 則會(huì)在較低背柵偏壓情況下出現(xiàn)背柵溝道的開(kāi)啟，形成器件的關(guān)態(tài)漏電流，增加器件的靜態(tài)功耗、影響器件的性能。另外在抗輻照器件中，輻照會(huì)在BOX層和體區(qū)的Si/Si02界面處產(chǎn)生陷阱電荷，這些陷阱電荷會(huì)誘導(dǎo)背柵溝道的提前開(kāi)啟，從而降低了背柵閾值電壓，也進(jìn)而導(dǎo)致背柵漏電流的增大，因此，背柵閾值電壓也是器件抗輻照性能的一個(gè)重要指標(biāo)，必須給予重視和關(guān)注。在SOI CMOS集成電路的制造工藝中，目前主要使用的工藝手段是通過(guò)對(duì)背柵溝道進(jìn)行高摻雜來(lái)提高背柵閾值電壓，從而提高NMOS晶體管對(duì)輻照導(dǎo)致閾值電壓變化的承受能力。通過(guò)背柵溝道的摻雜來(lái)提高背柵閾值電壓，首先不能精確控制閾值電壓提升的范圍，因?yàn)閾诫s濃度不能精確控制；另外，這會(huì)增加工藝的復(fù)雜程度，增加制造的成本， 而且摻雜工藝(比如離子注入)會(huì)造成器件的損傷，產(chǎn)生其他的效應(yīng)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種調(diào)節(jié)S0I-NM0S器件背柵閾值電壓的方法，以提升器件的背柵性能和抗輻照的能力。為了達(dá)到上述目的，本發(fā)明采用的技術(shù)方案為—種調(diào)節(jié)S0I-NM0S器件背柵閾值電壓的方法，包括提高背柵閾值電壓和降低背柵閾值電壓；所述提高背柵閾值電壓具體包括將S0I-NM0S器件的柵極、漏極、源極均接地電位，將S0I-NM0S器件的背柵極接絕對(duì)值大于80V的正直流電壓，并持續(xù)10秒以上的時(shí)間；所述降低背柵閾值電壓具體包括將S0I-NM0S器件的柵極、漏極、源極均接地電位，將S0I-NM0S器件的背柵極接絕對(duì)值大于80V的負(fù)直流電壓，并持續(xù)10秒以上的時(shí)間。上述方案中，所述方法還包括在提高背柵閾值電壓或降低背柵閾值電壓前后測(cè)試
3SOI-NMOS器件的背柵閾值電壓，所述測(cè)試SOI-NMOS器件的背柵閾值電壓具體包括將源極、柵極接地電位，將漏極接電源電位，將背柵極接變化的掃描電壓信號(hào)，同時(shí)測(cè)量漏極輸出的電流信號(hào)；當(dāng)漏極輸出的電流信號(hào)達(dá)到IX KT6A數(shù)量級(jí)以上，此時(shí)對(duì)應(yīng)的背柵掃描電壓即認(rèn)為是背柵閾值電壓。與現(xiàn)有技術(shù)方案相比，本發(fā)明采用的技術(shù)方案產(chǎn)生的有益效果如下本發(fā)明提供的方法，測(cè)試了 SOI-NMOS器件的背柵閾值電壓，調(diào)節(jié)了 SOI-NMOS器件的背柵溝道開(kāi)啟的閾值電壓，能夠?qū)崿F(xiàn)SOI-NMOS器件背柵閾值電壓的增加和關(guān)態(tài)漏電流的減小。


圖1為現(xiàn)有技術(shù)中SOI-NMOS器件的結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)中體硅MOS器件閾值電壓測(cè)試方法示意圖；圖3為本發(fā)明中SOI-NMOS器件背柵閾值電壓測(cè)試方法示意圖；圖4為本發(fā)明中提高SOI-NMOS器件背柵閾值電壓方法示意圖；圖5為本發(fā)明中降低SOI-NMOS器件背柵閾值電壓方法示意圖；圖6為本發(fā)明實(shí)施例中寬長(zhǎng)比為5 μ m/0. 5 μ m的SOI-NMOS器件背柵的I-V特性曲線對(duì)比；圖7為本發(fā)明實(shí)施例中寬長(zhǎng)比為10 μ m/0. 5 μ m的SOI-NMOS器件背柵的I-V特性曲線對(duì)比；圖8為L(zhǎng)OCOS隔離的SOI-NMOS器件平行于源、漏端得橫切面示意圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明技術(shù)方案進(jìn)行詳細(xì)描述。如圖1所示，圖1為可用于本發(fā)明的SOI-NMOS器件。SOI硅片包含頂層硅膜(1)， 絕緣的氧化層⑵和硅襯底(3)，在頂層硅膜(1)上制備SOI-NMOS器件。SOI材料為商用常規(guī)的氧離子注入隔離(SIMOX)片，也可以采用其他熱鍵合和智能剝離(Smart-Cut)片。正常工作的SOI-NMOS器件，柵極和漏極接電源電位(Vdd)，源極和背柵極接地電位(Vss)。現(xiàn)有技術(shù)中的體硅NMOS器件，一般只有三端，即柵極、源極和漏極，且只關(guān)注柵極的閾值電壓。一般器件閾值電壓的測(cè)試方法是源極接地電位，漏極接電源電位，柵極接輸入變化的電壓信號(hào)、測(cè)量漏極輸出電流信號(hào)，如圖2所示。在測(cè)試SOI-NMOS器件時(shí)，除了以上是端口會(huì)影響器件的電學(xué)參數(shù)外，背面襯底的狀態(tài)也會(huì)影響器件的性能。一個(gè)SOI-NMOS器件的背柵極可以設(shè)為地電位(Vss)、電源電位 (Vdd)和浮空，不同的背柵連接器件的工作狀況完全不同。本發(fā)明實(shí)施例提供一種調(diào)節(jié)SOI-NMOS器件背柵閾值電壓的方法，包括提高背柵閾值電壓和背柵閾值電壓提高之后再降低。在提高背柵閾值電壓和降低背柵閾值電壓之前，先對(duì)SOI-NMOS器件背柵閾值電壓進(jìn)行測(cè)試，測(cè)試的方法是將SOI-NMOS器件的源極、柵極接地電位(Vss)，漏極接電源電位(Vdd)，背柵極接輸入變化的電壓信號(hào)，測(cè)量漏極輸出的電流信號(hào)，如圖3所示。下面通過(guò)具體實(shí)施例進(jìn)一步描述使用吉時(shí)利4200半導(dǎo)體測(cè)試儀，對(duì)寬長(zhǎng)比分別為5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的兩種結(jié)構(gòu)的器件的背柵閾值電壓進(jìn)行了測(cè)試。測(cè)試條件為柵極和源極接地電位(Vss = 0V)漏極接電源電位(Vdd = 5V)，在背柵上施加0-50V 間隔為IV的掃描偏置電壓，同時(shí)測(cè)試漏極電流IDS。當(dāng)IDS達(dá)到1 X IO-6A數(shù)量級(jí)時(shí)，器件源極和漏極之間的溝道導(dǎo)通，此時(shí)對(duì)應(yīng)的背柵掃描電壓即認(rèn)為是背柵閾值電壓。本實(shí)施例中，測(cè)得的5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的兩種結(jié)構(gòu)的SOI-NMOS器件的背柵閾值電壓如表1所示。表 權(quán)利要求
1.一種調(diào)節(jié)SOI-NMOS器件背柵閾值電壓的方法，其特征在于，包括提高背柵閾值電壓和降低背柵閾值電壓；所述提高背柵閾值電壓具體包括將SOI-NMOS器件的柵極、漏極、源極均接地電位，將 SOI-NMOS器件的背柵極接絕對(duì)值大于80V的正直流電壓，并持續(xù)10秒以上的時(shí)間；所述降低背柵閾值電壓具體包括將SOI-NMOS器件的柵極、漏極、源極均接地電位，將 SOI-NMOS器件的背柵極接絕對(duì)值大于80V的負(fù)直流電壓，并持續(xù)10秒以上的時(shí)間。
2.如權(quán)利要求1所述的調(diào)節(jié)SOI-NMOS器件背柵閾值電壓的方法，其特征在于，所述方法還包括在提高背柵閾值電壓或降低背柵閾值電壓前后測(cè)試SOI-NMOS器件的背柵閾值電壓，所述測(cè)試SOI-NMOS器件的背柵閾值電壓具體包括將源極、柵極接地電位，將漏極接電源電位，將背柵極接變化的掃描電壓信號(hào)，同時(shí)測(cè)量漏極輸出的電流信號(hào)；當(dāng)漏極輸出的電流信號(hào)達(dá)到IXlO-6A數(shù)量級(jí)以上，此時(shí)對(duì)應(yīng)的背柵掃描電壓即認(rèn)為是背柵閾值電壓。
全文摘要
本發(fā)明涉及一種調(diào)節(jié)SOI-NMOS器件背柵閾值電壓的方法。所述方法包括提高背柵閾值電壓和降低背柵閾值電壓；提高背柵閾值電壓具體包括將SOI-NMOS器件的柵極、漏極、源極均接地電位，將SOI-NMOS器件的背柵極接絕對(duì)值大于80V的正直流電壓，并持續(xù)10秒以上的時(shí)間；降低背柵閾值電壓具體包括將SOI-NMOS器件的柵極、漏極、源極均接地電位，將SOI-NMOS器件的背柵極接絕對(duì)值大于80V的負(fù)直流電壓，并持續(xù)10秒以上的時(shí)間。本發(fā)明調(diào)節(jié)了SOI-NMOS器件的背柵溝道開(kāi)啟的閾值電壓，能夠?qū)崿F(xiàn)SOI-NMOS器件背柵閾值電壓的增加和關(guān)態(tài)漏電流的減小。
文檔編號(hào)H01L21/66GK102244008SQ20111020929
公開(kāi)日2011年11月16日 申請(qǐng)日期2011年7月25日 優(yōu)先權(quán)日2011年7月25日
發(fā)明者梅博, 畢津順, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所