專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，特別是涉及主要適用于逆變器電路等的半導體裝置。
背景技術：
將直流電壓轉換為交流電壓的逆變器電路被用于使感應電動機等負荷工作。絕緣柵雙極晶體管(IGBT Insulated Gate Bipolar Transistor)作為開關元件被應用于逆變器電路。在這種半導體裝置中SOI (絕緣體上硅Silicon on hsulator)襯底得到應用。 在SOI襯底中，在半導體襯底的主表面上隔著絕緣膜形成N—半導體層。在N—半導體層中， 從其表面遍及既定深度形成第一 N型雜質區(qū)域。以從側方和下方包圍此第一 N型雜質區(qū)域的方式形成第一 P型雜質區(qū)域。在由第一 N型雜質區(qū)域和N—半導體層夾住的第一 P型雜質區(qū)域的部分的表面上，隔著柵極絕緣膜形成柵電極。另外，以與第一 P型雜質區(qū)域的表面和第一 N型雜質區(qū)域的表面接觸的方式，形成發(fā)射極電極。在與第一 P型雜質區(qū)域隔著距離的N—半導體層的既定區(qū)域中，從其表面遍及既定深度形成第二P型雜質區(qū)域。以與第二P型雜質區(qū)域的表面接觸的方式形成集電極電極。 相對第二 P型雜質區(qū)域，在與第一 P型雜質區(qū)域所位于的一側隔著既定距離的既定的N-半導體層的既定區(qū)域，從其表面遍及既定深度，形成作為耗盡層的限制部(stopper)的第二 N 型雜質區(qū)域。由發(fā)射極電極、集電極電極以及柵電極構成IGBT的各電極。在半導體裝置處于截止的狀態(tài)下，從第一 P型雜質區(qū)域與N—半導體層的界面耗盡層主要向N—半導體層擴張。此時，通過調整N—半導體層的雜質濃度和厚度，能夠使N—半導體層的整體耗盡，在N—半導體層的表面上的電場成為大致均勻的狀態(tài)下能夠獲得最大的耐壓。在此狀態(tài)下，如果發(fā)射極(電極)與集電極(電極)的距離(間隔)擴大下去，最終會因集電極(電極)正下方的N—半導體層的部分中的電場的集中，而造成整體的耐壓受到限制。上述IGBT的情況下，耐壓取決于耗盡層的邊緣與第二 P型雜質區(qū)域接觸的穿通 (punch-through)現(xiàn)象，或者，取決于由第二 P型雜質區(qū)域、N_半導體層及第一 P型雜質區(qū)域構成的寄生PNP晶體管的漏電流?！币詠?，為提高半導體裝置的耐壓，如上所述，一般采用設置作為耗盡層限制部的第二N型雜質區(qū)域的方法。另外，還采用將集電極電極向發(fā)射極一側延伸的方法。另一方面，發(fā)明人在日本特開平06-188438號公報中，已經(jīng)提出了在半導體襯底與N—半導體層之間設有具有既定厚度的電介質部的半導體裝置。在此半導體裝置中，位于集電極電極的正下方的電介質部的厚度，形成得厚于位于其以外的區(qū)域的電介質部的厚度。在半導體襯底、電介質部及N—半導體層的構造(層疊構造)中，電場強度成為各介電常數(shù)的比的倒數(shù)。因此，通過設置厚度更厚的電介質部，能夠進一步增大該電介質部上的電壓降，相應地，能夠減小耗盡層要擴張的、集電極(電極)正下方的N—半導體層的部分上的電壓降。其結果，半導體裝置整體的耐壓容限(margin)提高，能夠改善半導體裝置的耐壓特性。如上所述，在現(xiàn)有的半導體裝置中，為改善耐壓特性而完成了各種提案。作為半導體裝置，除IGBT之外，對于ρ溝道MOS (Metal Oxide Semiconductor)晶體管(PMOS)也要求改善耐壓特性，所述PMOS晶體管用作產生使IGBT進行開關工作的信號的元件。

發(fā)明內容
本半導體裝置作為上述開發(fā)的一環(huán)而完成，其目的在于提供謀求耐壓性的進一步的改善的半導體裝置。本發(fā)明涉及的半導體裝置，其中包括具有主表面的半導體襯底、電介質部、具有第一雜質濃度的第一導電型的半導體區(qū)域、第一導電型的第一雜質區(qū)域、第二導電型的第二雜質區(qū)域、柵電極部、具有第二雜質濃度的第二導電型的第三雜質區(qū)域、以及包含導電性區(qū)域的耗盡層阻止部。電介質部以與半導體襯底的主表面接觸的方式形成，具有第一厚度及厚于第一厚度的第二厚度。具有第一雜質濃度的第一導電型的半導體區(qū)域，以與電介質部接觸的方式形成。第一導電型的第一雜質區(qū)域，在位于半導體區(qū)域之內具有第一厚度的電介質的部分的正上方的第一區(qū)域中，從半導體區(qū)域的表面遍及第一深度而形成。第二導電型的第二雜質區(qū)域，在第一區(qū)域中，以從側方和下方包圍第一雜質區(qū)域的方式，從半導體區(qū)域的表面遍及深于第一深度的第二深度而形成。柵電極部，在由第一雜質區(qū)域和半導體區(qū)域夾住的第二雜質區(qū)域的部分的表面上，隔著柵極絕緣膜而形成。具有第二雜質濃度的第二導電型的第三雜質區(qū)域，在與第二雜質區(qū)域隔著距離的、位于半導體區(qū)域之內具有第二厚度的電介質的部分的正上方的第二區(qū)域中，從半導體區(qū)域的表面遍及第三深度而形成。包含導電性區(qū)域的耗盡層阻止部，在第二區(qū)域中的既定位置，以從半導體區(qū)域的表面到達電介質部的方式形成。本發(fā)明涉及的其他的半導體裝置，其中包括具有主表面的半導體襯底、電介質部、具有第一雜質濃度的第一導電型的半導體區(qū)域、具有第二雜質濃度的第二導電型的第一雜質區(qū)域、具有第三雜質濃度的第二導電型的第二雜質區(qū)域、第二導電型的第三雜質區(qū)域、柵電極部、以及包含導電性區(qū)域的耗盡層阻止部。電介質部以與半導體襯底的主表面接觸的方式形成，具有第一厚度及厚于第一厚度的第二厚度。具有第一雜質濃度的第一導電型的半導體區(qū)域，以與電介質部接觸的方式形成。具有第二雜質濃度的第二導電型的第一雜質區(qū)域，在位于半導體區(qū)域之內具有第一厚度的電介質部的部分的正上方的第一區(qū)域中，從半導體區(qū)域的表面遍及第一深度而形成。具有第三雜質濃度的第二導電型的第二雜質區(qū)域，從第一雜質區(qū)域向位于半導體區(qū)域之內具有第二厚度的電介質部的部分的正上方的第二區(qū)域延伸，從半導體區(qū)域的表面遍及既定深度而形成。第二導電型的第三雜質區(qū)域， 與第二雜質區(qū)域隔著距離，在第二區(qū)域中，從半導體區(qū)域的表面遍及既定深度而形成。柵電極部，在由第二雜質區(qū)域和第三雜質區(qū)域夾住的半導體區(qū)域的部分的表面上，隔著柵極絕緣膜而形成。包含導電性區(qū)域的耗盡層阻止部，在第二區(qū)域中的既定位置，以從半導體區(qū)域的表面到達電介質部的方式形成。依據(jù)本發(fā)明涉及的半導體裝置，在第二區(qū)域中的既定位置，以從半導體區(qū)域的表面到達電介質部的方式形成包含導電性區(qū)域的耗盡層阻止部。由此，在截止狀態(tài)下，能夠不必降低耐壓而可靠地阻止耗盡層擴張到第三雜質區(qū)域，所述耗盡層從第二雜質區(qū)域與半導體區(qū)域的界面向半導體區(qū)域擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。依據(jù)本發(fā)明涉及的其他半導體裝置，在第二區(qū)域中的既定位置，以從半導體區(qū)域的表面到達電介質部的方式形成包含導電性區(qū)域的耗盡層阻止部。由此，在截止狀態(tài)下，能夠不必降低耐壓而可靠地阻止耗盡層擴張到第三雜質區(qū)域，所述耗盡層從第一雜質區(qū)域與半導體區(qū)域的界面向半導體區(qū)域擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。本發(fā)明的上述以及其他的目的、特征、方面及優(yōu)點，應該會從與附圖關聯(lián)而得到理解的、關于本發(fā)明的下面的詳細說明而變得清楚。


圖1是示出應用本發(fā)明各實施方式所涉及的半導體裝置的逆變器電路的圖。圖2是示出本發(fā)明實施方式1所涉及的半導體裝置的部分平面圖。圖3是同實施方式中圖2所示剖面線III-III上的剖面圖。圖4是同實施方式中用于說明半導體裝置的導通工作的剖面圖。圖5是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖6是示出比較例所涉及的半導體裝置的部分剖面圖。圖7是示出比較例所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的部分剖面圖。圖8是同實施方式中，用于說明耐壓的、示出電場強度與離N—半導體層表面的深度的關系的圖表。圖9是同實施方式中示出變形例所涉及的半導體裝置的部分平面圖。圖10是示出本發(fā)明實施方式2所涉及的半導體裝置的部分剖面圖。圖11是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖12是示出本發(fā)明實施方式3所涉及的半導體裝置的部分剖面圖。圖13是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖14是示出本發(fā)明實施方式4所涉及的半導體裝置的部分剖面圖。圖15是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖16是示出本發(fā)明實施方式5所涉及的半導體裝置的部分剖面圖。圖17是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖18是同實施方式中示出變形例1所涉及的半導體裝置的部分剖面圖。圖19是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖20是同實施方式中示出變形例2所涉及的半導體裝置的部分平面圖。
圖21是同實施方式中圖20所示剖面線XXI-XXI上的剖面圖。圖22是同實施方式中圖20所示剖面線XXII-XXII上的剖面圖。圖23是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖M是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖25是示出本發(fā)明實施方式6所涉及的半導體裝置的部分剖面圖。圖沈是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖27是同實施方式中示出變形例1所涉及的半導體裝置的部分剖面圖。圖觀是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖四是同實施方式中示出變形例2所涉及的半導體裝置的部分剖面圖。圖30是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖31是同實施方式中示出變形例3所涉及的半導體裝置的部分平面圖。圖32是同實施方式中示出變形例3所涉及的半導體裝置的部分擴大平面圖。圖33是同實施方式中圖32所示剖面線XXXIII-XXXIII上的部分剖面圖。圖34是同實施方式中圖32所示剖面線XXXIV-XXXIV上的部分剖面圖。圖35是同實施方式中，用于說明變形例3所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖36是同實施方式中，用于說明變形例3所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖37是示出本發(fā)明實施方式7所涉及的半導體裝置的部分平面圖。圖38是同實施方式中圖37所示剖面線XXXVIII-XXXVIII上的剖面圖。圖39是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖40是用于說明比較例所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的部分剖面圖。圖41是同實施方式中示出變形例1所涉及的半導體裝置的部分剖面圖。圖42是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖43是同實施方式中示出變形例2所涉及的半導體裝置的部分剖面圖。圖44是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的剖面圖。圖45是示出本發(fā)明實施方式8所涉及的半導體裝置的部分平面圖。圖46是同實施方式中，示出半導體裝置的部分擴大平面圖。圖47是同實施方式中圖46所示剖面線XLVII-XLVII上的部分剖面圖。圖48是同實施方式中圖46所示剖面線XLVIII-XLVIII上的部分剖面圖。
圖49是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖50是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖51是同實施方式中示出變形例1所涉及的半導體裝置的部分擴大平面圖。圖52是同實施方式中圖51所示剖面線LII-LII上的部分剖面圖。圖53是同實施方式中圖51所示剖面線LIII-LIII上的部分剖面圖。圖M是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖55是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖56是同實施方式中示出變形例2所涉及的半導體裝置的部分擴大平面圖。圖57是同實施方式中圖56所示剖面線LVII-LVII上的部分剖面圖。圖58是同實施方式中圖56所示剖面線LVIII-LVIII上的部分剖面圖。圖59是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖60是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖61是示出本發(fā)明實施方式9所涉及的半導體裝置的部分擴大平面圖。圖62是同實施方式中圖61所示剖面線LXII-LXII上的部分剖面圖。圖63是同實施方式中圖61所示剖面線LXIII-LXIII上的部分剖面圖。圖64是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖65是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖66是示出本發(fā)明實施方式10所涉及的半導體裝置的部分擴大平面圖。圖67是同實施方式中圖66所示剖面線LXVII-LXVII上的部分剖面圖。圖68是同實施方式中圖66所示剖面線LXVIII-LXVIII上的部分剖面圖。圖69是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖70是同實施方式中，用于說明半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。圖71是同實施方式中變形例1所涉及的半導體裝置的部分擴大平面圖。圖72是同實施方式中圖71所示剖面線LXXII-LXXII上的部分剖面圖。圖73是同實施方式中圖71所示剖面線LXXIII-LXXIII上的部分剖面圖。圖74是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖75是同實施方式中，用于說明變形例1所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。
圖76是同實施方式中變形例2所涉及的半導體裝置的部分擴大平面圖。圖77是同實施方式中圖76所示剖面線LXXVII-LXXVII上的部分剖面圖。圖78是同實施方式中圖76所示剖面線LXXVIII-LXXVIII上的部分剖面圖。圖79是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第一剖面圖。圖80是同實施方式中，用于說明變形例2所涉及的半導體裝置的截止狀態(tài)下的耗盡層的擴張方式的第二剖面圖。
具體實施例方式首先，作為應用本半導體裝置的電路的一個示例，就驅動感應電動機M的逆變器電路簡單進行說明。如圖1所示，在逆變器電路50的第一驅動器電路51中設有第一 IGBT(BTl)，作為進行將電流送入感應電動機M的工作(工作A)的開關元件。另一方面， 在第二驅動器電路52中設有第二 IGBT (BT2)，作為進行將電流從感應電動機M引出的工作 (工作B)的開關元件。第一 IGBT(BTl)與第二 IGBT(BD)串聯(lián)連接，其連接點53連接有感應電動機54。 第一 IGBT(BTl)的柵極與第一驅動器電路51連接，第二 IGBT(BD)的柵極與第二驅動器電路52連接。通過第一驅動器電路51和第二驅動器電路52使第一 IGBT(BTl)與第二 IGBT (BT2)交替導通、截止，由此工作A與工作B得以交替進行。此時在連接點53，其電位在電源電壓與接地電壓之間變動。因此，為了產生用于對應電位的變動使第一 IGBT(BTl)的柵極導通、截止的固定的脈沖電位(信號)，在第一驅動器電路51設有包含ρ溝道MOS晶體管(PMOS)PT的電路。在此電路中，會利用相對MOS晶體管的漏極電壓的變動而漏極電流顯示幾乎相同的值的性質(飽和區(qū)域)，產生固定的脈沖電位。在各實施方式中，就應用于上述逆變器電路的IGBT和ρ溝道MOS晶體管具體進行說明。實施方式1在這里，就IGBT的第一例進行說明。如圖2及圖3所示，以與半導體襯底1的主表面接觸的方式形成電介質部3。在電介質部3，設有相對厚度較薄的部分3a和相對厚度較厚的部分北。在厚度較厚的部分北形成有電介質膜12。以與此電介質部3的表面接觸的方式形成既定厚度的N—半導體層2。N—半導體層2的雜質濃度為例如5X IO1Vcm3 5X IO1Vcm3左右。在位于電介質部3之內相對厚度較薄的部分3a的正上方的N_半導體層 2的區(qū)域(區(qū)域A)中，從N—半導體層2的表面遍及既定深度，形成N型雜質區(qū)域5。以從側方和下方包圍此N型雜質區(qū)域5的方式，從N"半導體層2的表面遍及比N型雜質區(qū)域5還深的區(qū)域而形成P型雜質區(qū)域4。在由N型雜質區(qū)域5和N—半導體層2夾住的P型雜質區(qū)域4的部分的表面上，隔著柵極絕緣膜8形成柵電極9。另外，以與P型雜質區(qū)域4及N型雜質區(qū)域5接觸的方式形成發(fā)射極電極10。另一方面，與P型雜質區(qū)域4隔著距離的、在位于電介質部3之內相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域(區(qū)域B)中，從N—半導體層2的表面遍及既定深度形成P型雜質區(qū)域6。以與此P型雜質區(qū)域6接觸的方式形成集電極電極11。另外，在位于P型雜質區(qū)域4與P型雜質區(qū)域6之間的N—半導體層2的部分中，從其表面遍及既定深度，作為耗盡層的限制部形成N型雜質區(qū)域7。進而，在區(qū)域B，以從N—半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成N型雜質區(qū)域13，其具有高于N—半導體層2的雜質濃度的雜質濃度。N型雜質區(qū)域13的雜質濃度為例如1 X IO1Vcm3 1 X IO19/ cm3左右。再有，在通過從N—半導體層2的表面導入雜質離子而形成的情況下，此雜質濃度會成為其表面附近的雜質濃度。如圖2所示，N型雜質區(qū)域13以向一個方向延伸的方式形成。以從周圍方向包圍此N型雜質區(qū)域13的方式配置P型雜質區(qū)域6及N型雜質區(qū)域7。進而，以從周圍方向包圍此N型雜質區(qū)域7的方式配置P型雜質區(qū)域4、N型雜質區(qū)域5、柵電極9及發(fā)射極電極 10。接下來，就上述半導體裝置(IGBT)的工作進行說明。如圖4所示，首先通過對柵電極9施加高于既定的閾值電壓的電壓，在位于柵電極9的正下方的P型雜質區(qū)域4的部分形成溝道。一旦溝道形成，則從發(fā)射極電極10經(jīng)由N型雜質區(qū)域5及溝道向N—半導體層2注入電子e，另一方面，從集電極電極11經(jīng)由P型雜質區(qū)域6向N_半導體層2注入空穴h。由此，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，如果對柵電極9施加低于閾值電壓的電壓，則形成于P型雜質區(qū)域4的溝道消滅。一旦溝道消滅，則停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。此時，會成為如下狀態(tài)，即相對于發(fā)射極電極10的電位大致為接地電位，對集電極電極11施加例如約500 600V左右的電壓。因此，如圖5所示，耗盡層31會從反向偏壓作用的P型雜質區(qū)域4與N—半導體層 2的界面擴張。這里，用耗盡層邊緣31a表示向N—半導體層2擴張的耗盡層31的邊緣，而用耗盡層邊緣31b表示向P型雜質區(qū)域4擴張的耗盡層31的邊緣。如圖5所示，耗盡層31 主要向雜質濃度較低的N—半導體層2擴張，其耗盡層邊緣31a，到達配置有作為耗盡層的限制部的N型雜質區(qū)域7的區(qū)域的附近。特別是在上述半導體裝置中，通過形成從N—半導體層2的表面到達電介質部3的N型雜質區(qū)域13，能夠可靠地阻止耗盡層31擴張到P型雜質區(qū)域6，改善耐壓特性。就此，交叉比較例進行說明。比較例涉及的半導體裝置，如果除去沒有形成從N—半導體層2的表面到達電介質部3的N型雜質區(qū)域13這一點，與圖3等所示半導體裝置的構造相同。如圖6所示，以與半導體襯底101的主表面接觸的方式形成包含相對厚度較薄的部分103a和相對厚度較厚的部分10 的電介質部103。以與此電介質部103的表面接觸的方式形成既定厚度的半導體層102。在半導體層102中的既定區(qū)域中，從N—半導體層102的表面遍及既定深度形成N型雜質區(qū)域105。以從側方和下方包圍此N型雜質區(qū)域105的方式，從N_半導體層102的表面遍及比N型雜質區(qū)域105還深的區(qū)域，形成P型雜質區(qū)域104。在由N型雜質區(qū)域105和N_半導體層102夾住的P型雜質區(qū)域104的部分的表面上，隔著柵極絕緣膜108形成柵電極109。 以與P型雜質區(qū)域104及N型雜質區(qū)域105接觸的方式形成發(fā)射極電極110。另一方面，與P型雜質區(qū)域104隔著距離的半導體層102的既定區(qū)域上，從半導體層102的表面遍及既定深度形成P型雜質區(qū)域106。以與此P型雜質區(qū)域106接觸的方式形成集電極電極111。在位于P型雜質區(qū)域104與P型雜質區(qū)域106之間的N_半導體層102的部分，從其表面遍及既定深度，作為耗盡層的限制部形成N型雜質區(qū)域107。在比較例涉及的半導體裝置中，通過對柵電極109施加高于既定的閾值電壓的電壓，向半導體層102注入電子e和空穴1!，半導體層102的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極109施加低于閾值電壓的電壓，停止向半導體層102注入電子，蓄積于N—半導體層102的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極 110或集電極電極111排出而消滅，成為電流截斷的狀態(tài)(截止狀態(tài))。在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域104與N_半導體層102的界面，主要向雜質濃度比較低的N—半導體層102擴張。此時，如圖7所示，在要向N_半導體層102擴張的耗盡層內，在N_半導體層102的表面及其附近的區(qū)域中，通過作為限制部的N型雜質區(qū)域107這種擴張被阻止。另一方面， 在位于P型雜質區(qū)域106的下方的N_半導體層102的區(qū)域中，耗盡層邊緣131a到達P型雜質區(qū)域106的附近。因此，比較例涉及的半導體裝置的耐壓，由耗盡層邊緣131a與P型雜質區(qū)域106接觸的穿通現(xiàn)象決定，或者，會由P型雜質區(qū)域106、N_半導體層102及P型雜質區(qū)域104構成的寄生PNP晶體管的漏電流決定。因此，進一步改善耐壓特性存在極限。與此相對，在上述半導體裝置中，作為成為前提的構造，在位于電介質部3之內相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域中，形成施加高電壓的P型雜質區(qū)域6。在電介質部3和N—半導體層2的層疊構造中，電場強度成為各介電常數(shù)的比的倒數(shù)。 電介質部3的介電常數(shù)(約3. 7左右)低于N—半導體層2的介電常數(shù)(約11. 7左右)，而且該電介質部3形成得更厚。圖8是示出電場強度與離N—半導體層表面的深度的關系的圖表。半導體裝置的耐壓，與由圖表包圍的區(qū)域的面積相當。在此耐壓中，N—半導體層2上的電壓降與面積SEl相當，電介質部上的電壓降與面積SE2相當。通過使配置有集電極電極11的區(qū)域的電介質部 CBb部分)變厚，從而使電介質部CBb部分)上的電壓降更大，能夠使位于此區(qū)域的N_半導體層2的部分上的電壓降更小。由此，抑制耗盡層向與集電極電極11連接的P型雜質區(qū)域 6擴張，也能夠抑制半導體裝置的耐壓的降低。如圖5所示，在上述半導體裝置中，具有N型雜質區(qū)域13作為這樣的抑制耗盡層的擴張的耗盡層阻止部。N型雜質區(qū)域13具有高于N—半導體層2的雜質濃度的雜質濃度， 以從半導體層2的表面到達電介質部3 CBb部分)的方式形成。由此，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在上述半導體裝置中，就在電介質部3的厚度較厚的部分北形成電介質膜 12的情況進行了說明。在厚度較厚的部分北中，也可以替代形成電介質膜12而形成空洞部分?？斩床糠值慕殡姵?shù)(約1.0左右)小于電介質膜的介電常數(shù)。因此，電介質部CBb 部分)上的電壓降進一步變大，相應地半導體層2的部分上的電壓降進一步變小。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。
12
變形例再有，在上述半導體裝置中，作為平面構造如圖2所示，舉P型雜質區(qū)域6以包圍 N型雜質區(qū)域13的方式而形成的情況為例進行了說明。作為P型雜質區(qū)域6的平面構造， 如圖9所示，也可以相對延伸的N型雜質區(qū)域13，在與延伸方向交叉的方向上在N型雜質區(qū)域13的一側及另一側分別隔著間隔配置P型雜質區(qū)域6。在如此配置的半導體裝置中，也能夠不必降低耐壓而可靠地阻止耗盡層31向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。實施方式2這里，就IGBT的第二例進行說明。如圖10所示，在位于電介質部3之內相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域(區(qū)域B)中，以從N—半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成絕緣膜14和導體部15。導體部15例如由多晶硅膜等形成，通過絕緣膜14與N—半導體層2電氣絕緣，與集電極電極11電氣連接。再有，關于此外的構成，與圖3所示半導體裝置相同，因此，對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置(IGBT)中，通過對柵電極9施加高于既定的閾值電壓的電壓， 向N—半導體層2注入電子和空穴，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N_半導體層2的界面，主要向N_半導體層2擴張。此時，如圖11所示，在區(qū)域B，以從半導體層2的表面到達電介質部3的方式， 作為耗盡層阻止部形成絕緣膜14和導體部15。由此，如前所述，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層31從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P 型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。另外，具有半導體襯底1、電介質部3及N—半導體層2的層疊構造，作為SOI襯底提供。在SOI襯底的N—半導體層2形成各種元件的情況下，有必要對元件進行相互電氣分離。為此采用溝槽分離構造(trench isolation structure)。在溝槽分離構造中，形成貫通N—半導體層2到達電介質部3的溝槽，在此溝槽內隔著絕緣膜形成多晶硅膜等。在上述半導體裝置中，通過在形成這樣的溝槽分離構造時，同時在P型雜質區(qū)域6 的附近形成溝槽分離構造，能夠無需追加新的工序，而將該溝槽分離構造用作具有絕緣膜 14和導體部15的耗盡層阻止部。實施方式3這里，就IGBT的第三例進行說明。如圖12所示，在電介質部之內位于相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域(區(qū)域B)中，以從N—半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成N型雜質區(qū)域13和絕緣膜14。再有，關于此外的構成，與圖3所示半導體裝置相同，因此，對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置(IGBT)中，通過對柵電極9施加高于既定的閾值電壓的電壓， 向N—半導體層2注入電子和空穴，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N_半導體層2的界面，主要向N_半導體層2擴張。此時，如圖13所示，在區(qū)域B，以從N—半導體層2的表面到達電介質部3的方式， 作為耗盡層阻止部形成N型雜質區(qū)域13和絕緣膜14。由此，如前所述，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層31從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。另外，如上所述，為了對形成于N—半導體層2的元件進行電氣分離而形成溝槽。在上述半導體裝置中，通過在N—半導體層2形成這樣的溝槽時，同時在P型雜質區(qū)域6的附近形成溝槽，通過向該溝槽的側壁注入N型雜質離子能夠形成N型雜質區(qū)域13。由此，與通過從N—半導體層2的表面使N型雜質擴散而形成N型雜質區(qū)域的情況相比，能夠抑制N型雜質向橫向擴散，能夠有助于使元件面積更為減小。實施方式4這里，就IGBT的第四例進行說明。該半導體裝置，將圖3所示半導體裝置中的N 型雜質區(qū)域7置換為包圍P型雜質區(qū)域6的N型雜質區(qū)域。如圖14所示，以從側方和下方包圍P型雜質區(qū)域6的方式形成N型雜質區(qū)域7b。再有，關于此外的構成，與圖3所示半導體裝置相同，因此，對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置(IGBT)中，通過對柵電極9施加高于既定的閾值電壓的電壓， 向N—半導體層2注入電子和空穴，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。如圖15所示，在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N—半導體層2的界面，主要向N—半導體層2擴張。上述半導體裝置(IGBT)的情況下，以包圍P型雜質區(qū)域6的方式形成N型雜質區(qū)域7b，因此在轉為導通狀態(tài)時，向N—半導體層2的空穴的注入效率會有一些下降。然而，在截止狀態(tài)下，通過以包圍P型雜質區(qū)域6的方式形成的N型雜質區(qū)域7b和以從N"半導體層2的表面到達電介質部3的方式形成的N型雜質區(qū)域13，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在上述半導體裝置中，就應用了圖3所示N型雜質區(qū)域13作為耗盡層阻止部的情況進行了說明。此外如圖10所示，作為耗盡層阻止部，應用在溝槽內形成絕緣膜14 及導體部15的構造，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，改善半導體裝置的耐壓特性。另外，如圖12所示，應用如下結構，即在溝槽的側壁形成N型雜質區(qū)域13，將絕緣膜14填充于該溝槽，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，改善半導體裝置的耐壓特性。實施方式5這里，就IGBT的第五例進行說明。此半導體裝置，將圖3所示半導體裝置中的N型雜質區(qū)域7與集電極電極連接。如圖16所示，以與集電極電極11電氣連接的方式，從N—半導體層2的表面遍及既定深度，形成N型雜質區(qū)域16。在上述的半導體裝置中，通過對柵電極9施加高于既定的閾值電壓的電壓，從N型雜質區(qū)域5向N—半導體層2注入電子和空穴。此時，通過形成與集電極電極11連接的N型雜質區(qū)域16，所注入的電子的一部分流向N型雜質區(qū)域16的MOSFET的工作得以進行，在此期間空穴的注入被抑制。如果向N—半導體層2的電子的注入量逐漸增加，從P型雜質區(qū)域 6向N_半導體層2還注入空穴，則會作為IGBT而工作。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。此時，由于向半導體層2注入的空穴的量得到抑制而更快地成為截止狀態(tài)，能夠使半導體裝置的工作高速化。在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N—半導體層2的界面， 主要向N_半導體層2擴散。此時，如圖17所示，在區(qū)域B，以從N_半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成N型雜質區(qū)域13。由此，如前所述，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層31從位于P型雜質區(qū)域6的下方的N"半導體層 2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在此半導體裝置中，為進行MOSFET與IGBT的中間的工作，集電極電極與 N—半導體層2電氣連接以使注入到N—半導體層2的電子直接流入集電極電極這一事項是重要的，因此即使省略N型雜質區(qū)域16也能夠獲得同樣的結果。另外，在此情況下，有必要設置N型雜質區(qū)域7 (參照圖3)作為耗盡層的限制部。變形例1在上述半導體裝置中，就相對P型雜質區(qū)域6將N型雜質區(qū)域16配置在P型雜質區(qū)域4的一側的情況(配置A)進行了說明。作為N型雜質區(qū)域16的配置模式，此外還可以如圖18所示，相對P型雜質區(qū)域6將N型雜質區(qū)域16配置在P型雜質區(qū)域4所位于一側的相反一側(配置B)。在此情況下，在導通工作時，注入到N—半導體層2的電子向N型雜質區(qū)域16流動的路徑與配置A的情況相比會有些繞遠，因此，作為MOSFET而工作的時間會更短，而縮短的時間相應地會作為IGBT而工作。如圖19所示，在配置B的情況下，在截止狀態(tài)，通過N型雜質區(qū)域13也能夠不必降低耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張，所述N型雜質區(qū)域13是作為耗盡層阻止部、以從半導體層2的表面到達電介質部3的方式形成的。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。變形例2另外，作為N型雜質區(qū)域16的配置模式，如圖20、圖21及圖22所示，還可以將N 型雜質區(qū)域16與P型雜質區(qū)域6，沿N型雜質區(qū)域13延伸的方向交替配置(配置C)。如圖23及圖M所示，在配置C的情況下，在截止狀態(tài)，通過N型雜質區(qū)域13也能夠不必降低耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張，所述N型雜質區(qū)域13是作為耗盡層阻止部、以從N—半導體層2的表面到達電介質部3的方式形成的。其結果，耐壓容限得到提高， 能夠進一步改善半導體裝置的耐壓特性。在實施方式5涉及的半導體裝置中，通過改變N型雜質區(qū)域16與P型雜質區(qū)域6 的配置模式或尺寸等，能夠改變IGBT與MOSFET的工作的比率，變得能夠提供對應用途的半導體裝置。再有，在上述半導體裝置中，就應用了圖3所示N型雜質區(qū)域13作為耗盡層阻止部的情況進行了說明。此外如圖10所示，應用在溝槽內形成絕緣膜14及導體部15的構造作為耗盡層阻止部，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，改善半導體裝置的耐壓特性。另外，如圖12所示，應用如下結構，即在溝槽的側壁形成N型雜質區(qū)域13，將絕緣膜14填充于該溝槽，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，改善半導體裝置的耐壓特性。實施方式6這里，就IGBT的第六例進行說明。此半導體裝置，以從側方和下方包圍圖16所示的N型雜質區(qū)域16及P型雜質區(qū)域6的方式形成P—雜質區(qū)域。如圖25所示，以從側方和下方包圍N型雜質區(qū)域16及P型雜質區(qū)域6的方式，從N—半導體層2的表面遍及既定深度形成P—雜質區(qū)域17。P—雜質區(qū)域17的雜質濃度，被設定為小于P型雜質區(qū)域6的雜質濃度。在上述半導體裝置中，通過對柵電極9施加高于既定的閾值電壓的電壓，從N型雜質區(qū)域5向N"半導體層2注入電子和空穴。此時，通過與集電極電極11連接的N型雜質區(qū)域16由雜質濃度較低的P—雜質區(qū)域17包圍這一事項，所注入的電子的一部分會通過 P—雜質區(qū)域17流向N型雜質區(qū)域16。因此，從P型雜質區(qū)域6向N—半導體層2的空穴的注入會被抑制，但是與圖5所示的半導體裝置的情況相比，由于形成P—雜質區(qū)域17，雖然較弱但能夠確保空穴的注入。就是說，在圖5所示的半導體裝置中，相對在導通工作的開始進行MOSFET工作，本半導體裝置從開始就進行IGBT的工作。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。此時，由于注入到N"半導體層2的空穴的量得到抑制而更快地成為截止狀態(tài)，能夠使半導體裝置的工作高速化。在截止狀態(tài)下，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N—半導體層2的界面， 主要向Ν_半導體層2擴散。此時，如圖沈所示，在區(qū)域B，以從Ν_半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成N型雜質區(qū)域13。由此，如前所述，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層31從位于P型雜質區(qū)域6的下方的N"半導體層 2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在此半導體裝置中，注入到N—半導體層2的電子直接流入集電極電極11這一事項是重要的，因此即使省略N型雜質區(qū)域16也能夠獲得同樣的結果。變形例1在上述半導體裝置中，就相對P型雜質區(qū)域6將N型雜質區(qū)域16配置在P型雜質區(qū)域4的一側的情況(配置A)進行了說明。作為N型雜質區(qū)域16的配置模式，此外還可以如圖27所示，相對P型雜質區(qū)域6將N型雜質區(qū)域16配置在P型雜質區(qū)域4所位于一側的相反一側(配置B)。如圖觀所示，在配置B的情況下，在截止狀態(tài)，通過N型雜質區(qū)域13也能夠不必降低耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張，所述N型雜質區(qū)域13是作為耗盡層阻止部、以從半導體層2的表面到達電介質部3的方式形成的。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。變形例2另外，如圖四所示，還可以以從側方和下方包圍P—雜質區(qū)域17的方式，從N—半導體層2的表面遍及既定深度，形成N型雜質區(qū)域22。在此情況下如圖30所示，在截止狀態(tài)，通過N型雜質區(qū)域22和N型雜質區(qū)域13， 能夠不必降低耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張，所述N型雜質區(qū)域22是以包圍P—雜質區(qū)域17的方式形成的，所述N型雜質區(qū)域13是作為耗盡層阻止部、以從N—半導體層2的表面到達電介質部3的方式形成的。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在如圖四所示的構造中，還可以將N型雜質區(qū)域16和P型雜質區(qū)域6的配置如圖27所示進行替換，在此情況下也能夠改善半導體裝置的耐壓特性。變形例3進而，作為N型雜質區(qū)域16和P型雜質區(qū)域6的配置模式，如圖31、圖32、圖33 及圖34所示，還可以將N型雜質區(qū)域16與P型雜質區(qū)域6，沿N型雜質區(qū)域13延伸的方向交替配置(配置C)。如圖35及圖36所示，在配置C的情況下，在截止狀態(tài)，通過N型雜質區(qū)域13也能夠不必降低耐壓而可靠地阻止耗盡層向P型雜質區(qū)域6擴張，所述N型雜質區(qū)域13是作為耗盡層阻止部、以從N—半導體層2的表面到達電介質部3的方式形成的。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。再有，在上述半導體裝置中，就應用了圖3所示N型雜質區(qū)域13作為耗盡層阻止部的情況進行了說明。此外如圖10所示，還可以應用在溝槽內形成絕緣膜14及導體部15 的構造作為耗盡層阻止部。在此情況下，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，并改善半導體裝置的耐壓特性。另外，如圖12所示，還可以應用如下結構，即在溝槽的側壁形成N型雜質區(qū)域13，將絕緣膜14填充于該溝槽。在此情況下也能夠不必降低耐壓而可靠地抑制耗盡層擴張，并改善半導體裝置的耐壓特性。實施方式7這里，就應用于逆變器電路的ρ溝道MOS晶體管(PMOS)的第一例進行說明。如圖 37及38所示，以與半導體襯底1的主表面接觸的方式形成電介質部3。在電介質部3設有相對厚度較薄的部分3a和相對厚度較厚的部分北。以與該電介質部3的表面接觸的方式形成既定厚度的N_半導體層2。N_半導體層2的雜質濃度為例如5X IO1Vcm3 5X IO15/ cm3左右。在位于電介質部3之內相對厚度較薄的部分3a的正上方的N—半導體層2的區(qū)域 (區(qū)域A)中，從N—半導體層2的表面遍及既定深度形成P型雜質區(qū)域4。P型雜質區(qū)域4 的雜質濃度為例如IX IOlfVcm3 IX 1019/cm3左右。以與該P型雜質區(qū)域4接觸的方式形成漏電極19。另外，從N—半導體層2表面遍及既定深度，與P型雜質區(qū)域4相接形成P—雜質區(qū)域18，具有低于P型雜質區(qū)域4的雜質濃度的雜質濃度。P—雜質區(qū)域18的雜質濃度為例如 2 X IO1Vcm3 2 X IO1Vcm3 左右。另一方面，與P—雜質區(qū)域18隔著距離的、在位于電介質部3之內相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域(區(qū)域B)中，從N—半導體層2的表面遍及既定深度形成P型雜質區(qū)域6。以與此P型雜質區(qū)域6接觸的方式形成源電極20。另外，由P—雜質區(qū)域18與P型雜質區(qū)域6夾住的N—半導體層2的部分的表面上，隔著柵極絕緣膜8形成柵電極9。進而，在區(qū)域B，以從N—半導體層2的表面到達電介質部3的方式，作為耗盡層阻止部形成N型雜質區(qū)域13，其具有高于N—半導體層2的雜質濃度的雜質濃度。如圖37所示，N型雜質區(qū)域13以向一個方向延伸的方式形成。P型雜質區(qū)域6沿 N型雜質區(qū)域13配置。柵電極9以在平面上從周圍方向包圍此P型雜質區(qū)域6的方式配置。接下來，就上述半導體裝置(PM0Q的工作進行說明。通過對柵電極9施加比源極電位低既定電位的電壓，在位于柵電極9的正下方的N—半導體層2的部分形成溝道。一旦溝道形成，則成為電流從源電極20向漏電極19流動的狀態(tài)(導通狀態(tài))。另一方面，如果提高施加于柵電極9的電位，則形成于N—半導體層2的溝道消滅而成為截止狀態(tài)。此時，會成為如下狀態(tài)，即相對于漏電極19的電位大致為接地電位，對源電極20施加例如約500 600V左右的電壓。因此，如圖39所示，從反向偏壓作用的P型雜質區(qū)域4及Ρ_雜質區(qū)域18與Ν_半導體層2的界面，耗盡層31擴張。如圖39所示，耗盡層31主要向雜質濃度比較低的Ν_半導體層2擴張，其耗盡層邊緣31a到達配置有作為耗盡層的限制部的N型雜質區(qū)域7的區(qū)域的附近。特別是在上述半導體裝置中，通過形成從N—半導體層2的表面到達電介質部3 的N型雜質區(qū)域13，能夠無需降低耐壓而可靠地阻止耗盡層31擴張到P型雜質區(qū)域6，改善半導體裝置的耐壓特性。就此，交叉比較例進行說明。比較例涉及的半導體裝置，如果除去沒有形成從N—半導體層2的表面到達電介質部3的N型雜質區(qū)域13這一點，與圖38等所示的半導體裝置構造相同。如圖40所示，以與半導體襯底101的主表面接觸的方式形成包含相對厚度較薄的部分103a和相對厚度較厚的部分10 的電介質部103。以與此電介質部103的表面接觸的方式，形成既定厚度的 N_半導體層102。在半導體層102中的既定區(qū)域中，從半導體層102的表面遍及既定深度形成 P型雜質區(qū)域104。以與此P型雜質區(qū)域104接觸的方式形成漏電極119。另外，從半導體層102的表面遍及既定深度，與P型雜質區(qū)域104相接形成P_雜質區(qū)域118，其具有低于 P型雜質區(qū)域104的雜質濃度的雜質濃度。另一方面，與P_雜質區(qū)域118隔著距離的N_半導體層102的既定區(qū)域中，從N_半導體層102的表面遍及既定深度形成P型雜質區(qū)域106。由P_雜質區(qū)域118與P型雜質區(qū)域106夾住的N_半導體層102的部分的表面上，隔著柵極絕緣膜108形成柵電極109。以與P型雜質區(qū)域106接觸的方式形成源電極120。在比較例涉及的半導體裝置中，通過對柵極109施加比源極電位低既定電位的電壓，成為導通狀態(tài)。另一方面，如果提高施加于柵電極109的電位，則成為截止狀態(tài)。此時， 如圖40所示，從反向偏壓作用的P型雜質區(qū)域104及P—雜質區(qū)域118與N—半導體層102 的界面，耗盡層131擴張，在位于P型雜質區(qū)域106的下方的N—半導體層102的區(qū)域中，耗盡層邊緣131a到達P型雜質區(qū)域106的附近。因此，比較例涉及的半導體裝置的耐壓，由耗盡層邊緣131a與P型雜質區(qū)域106 接觸的穿通現(xiàn)象等決定，或者會由P型雜質區(qū)域104、N-半導體層102及P型雜質區(qū)域106 構成的寄生PNP晶體管的漏電流決定。另外，對于此故障，通常采取以包圍P型雜質區(qū)域6 的方式形成N型雜質區(qū)域的對策。然而，伴隨形成N型雜質區(qū)域，在N—半導體層102的表面雜質濃度上升，閾值電壓Vth會上升。因此，進一步改善耐壓特性存在極限。與此相對，在上述半導體裝置中，作為成為前提的構造，與圖3所示半導體裝置相同，在位于電介質部3之內相對厚度較厚的部分北的正上方的N—半導體層2的區(qū)域中，形成施加高電壓的P型雜質區(qū)域6。由此，能夠使電介質部CBb部分)上的電壓降更大，而使位于此區(qū)域的N—半導體層2的部分上的電壓降更小，能夠抑制耗盡層向與源電極20連接的P型雜質區(qū)域6擴張，也能夠抑制半導體裝置的耐壓降低。另外，閾值電壓Vth也不會上升。在上述半導體裝置中，作為這樣的抑制耗盡層的延伸的耗盡層阻止部，具有N型雜質區(qū)域13。N型雜質區(qū)域13具有高于N—半導體層2的雜質濃度的雜質濃度，以從N—半導體層2的表面到達電介質部3 CBb部分)的方式形成。由此，能夠不必降低半導體裝置的耐壓而可靠地阻止耗盡層31從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。變形例1在上述半導體裝置中，作為耗盡層阻止部，舉從N—半導體層2的表面到達電介質部3的N型雜質區(qū)域13為例進行了說明。如圖10所示，作為耗盡層阻止部，也可以應用在溝槽內形成絕緣膜14及導體部15的構造。在此情況下，如圖41所示，形成從半導體層 2的表面遍及既定深度的N型雜質區(qū)域21。另外，以與此N型雜質區(qū)域和P型雜質區(qū)域6 接觸的方式形成源電極20。在溝槽內隔著絕緣膜14形成的導體部15與源電極20電氣連接。如圖42所示，在此半導體裝置中，在截止狀態(tài)下，也能夠不必降低耐壓而阻止耗盡層31從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。變形例2另外，如圖12所示，作為耗盡層阻止部還可以應用如下結構，即在溝槽的側壁形成N型雜質區(qū)域13，將絕緣膜14填充于該溝槽。在此情況下，如圖43所示，以與形成于溝槽的側壁的N型雜質區(qū)域13和P型雜質區(qū)域6接觸的方式形成源電極20。如圖44所示，在此半導體裝置中，在截止狀態(tài)下，也能夠不必降低耐壓而阻止耗盡層31從位于P型雜質區(qū)域6的下方的N—半導體層2的部分向P型雜質區(qū)域6擴張。其結果，耐壓容限得到提高，能夠進一步改善半導體裝置的耐壓特性。實施方式8這里，就基于圖3所示的半導體裝置的平面構造的變形進行說明。如圖45所示， 集電極電極所連接的P型雜質區(qū)域6和作為耗盡層阻止部的N型雜質區(qū)域13，沿一個方向交替配置。如圖46及圖47所示，P型雜質區(qū)域6從N"半導體層2的表面遍及既定深度而形成。另外，如圖46及圖48所示，N型雜質區(qū)域13以從N_半導體層2的表面到達電介質部3的方式形成。再有，關于此外的構成，與圖3所示半導體裝置相同，因此，對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置中，通過對柵電極9施加高于既定的閾值電壓的電壓，向半導體層2注入電子和空穴，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。在截止狀態(tài)，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N_半導體層2的界面，主要向N_半導體層2擴張。此時，如圖49所示，在配置有N型雜質區(qū)域13的部分，通過N型雜質區(qū)域13，能夠無需降低耐壓而阻止耗盡層擴張(耗盡層邊緣31a)。由此，在以由N型雜質區(qū)域13夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的N型雜質區(qū)域的情況相比，如圖50所示，能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。變形例1作為平面構造的變形，舉基于圖3所示的半導體裝置的平面構造為例進了行說明。作為其變形，也可以是基于圖10所示的半導體裝置。在此情況下，如圖51所示，集電極電極所連接的P型雜質區(qū)域6和作為耗盡層阻止部的絕緣膜14及導體部15，沿一個方向交替配置。如圖51及圖52所示，P型雜質區(qū)域6從N—半導體層2的表面遍及既定深度而形成。另外，如圖51及圖53所示，絕緣膜14及導體部15以從半導體層2的表面到達電介質部3的方式形成。在此半導體裝置中，如圖M所示，在截止狀態(tài)下，在配置有絕緣膜14及導體部15 的部分，通過絕緣膜14及導體部15，也能夠無需降低耐壓而阻止耗盡層擴張(耗盡層邊緣 31a)。由此，在以由絕緣膜14及導體部15夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的絕緣膜14及導體部15的情況相比，如圖55所示，能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。變形例2進而，作為平面構造的變形，也可以是基于圖12所示的半導體裝置。在此情況下， 如圖56所示，集電極電極所連接的P型雜質區(qū)域6和作為耗盡層阻止部的N型雜質區(qū)域13 及絕緣膜14，沿一個方向交替配置。如圖56及圖57所示，P型雜質區(qū)域6從N_半導體層2 的表面遍及既定深度而形成。另外，如圖56及圖58所示，N型雜質區(qū)域13及絕緣膜14以從N—半導體層2的表面到達電介質部3的方式形成。在此半導體裝置中，如圖59所示，在截止狀態(tài)下，在配置有N型雜質區(qū)域13及絕緣膜14的部分，通過N型雜質區(qū)域13及絕緣膜14，也能夠無需降低耐壓而阻止耗盡層擴張 (耗盡層邊緣31a)。由此，在以由N型雜質區(qū)域13及絕緣膜14夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的N型雜質區(qū)域13及絕緣膜14的情況相比，如圖60所示， 能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。
實施方式9這里，就基于圖25所示的半導體裝置的平面構造的變形進行說明。如圖61所示， 集電極電極所連接的P型雜質區(qū)域6等和作為耗盡層阻止部的絕緣膜14及導體部15，沿一個方向交替配置。如圖61及圖62所示，P型雜質區(qū)域6從N_半導體層2的表面遍及既定深度而形成。另外，如圖61及圖63所示，絕緣膜14及導體部15以從N—半導體層2的表面到達電介質部3的方式形成。再有，關于此外的構成，與圖M所示半導體裝置相同，因此， 對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置中，通過對柵電極9施加高于既定的閾值電壓的電壓，向半導體層2注入電子和空穴，N—半導體層2的電阻值由于電導率調制而下降，成為電流從集電極側向發(fā)射極側流動的狀態(tài)(導通狀態(tài))。另一方面，通過對柵電極9施加低于閾值電壓的電壓，停止向N—半導體層2注入電子，蓄積于N—半導體層2的電子和空穴通過再結合而消滅，或者通過向發(fā)射極電極10或集電極電極11排出而消滅，最終成為電流截斷的狀態(tài)(截止狀態(tài))。在截止狀態(tài)，耗盡層從反向偏壓作用的P型雜質區(qū)域4與N_半導體層2的界面，主要向N_半導體層2擴張。此時，如圖64所示，在配置有絕緣膜14及導體部15的部分，通過絕緣膜14及導體部15，能夠無需降低耐壓而阻止耗盡層擴張(耗盡層邊緣31a)。由此，在以由絕緣膜14 及導體部15夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的絕緣膜14及導體部 15的情況相比，如圖65所示，能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。另外， 在如圖61及圖62所示的構造中，還可以將N型雜質區(qū)域16和P型雜質區(qū)域的配置進行替換，在N型雜質區(qū)域16由P型雜質區(qū)域6夾住的構造的情況下，也能夠改善半導體裝置的耐壓特性。再有，在上述半導體裝置中，作為耗盡層阻止部，舉在溝槽內形成絕緣膜14及導體部15的構造為例進行了說明。此外，作為耗盡層阻止部，也可以應用形成如圖3所示的 N型雜質區(qū)域13的構造。在此情況下，也能夠不必降低耐壓而可靠地阻止耗盡層擴張。另外，如圖12所示，還可以應用如下結構，即在溝槽的側壁形成N型雜質區(qū)域13，將絕緣膜14 填充于該溝槽。在此情況下，也能夠不必降低耐壓而可靠地抑制耗盡層擴張，改善半導體裝置的耐壓特性。實施方式10這里，就基于圖38所示的半導體裝置的平面構造的變形進行說明。如圖66所示， 源電極所連接的P型雜質區(qū)域6和作為耗盡層阻止部的N型雜質區(qū)域13，沿一個方向交替配置。如圖66及圖67所示，P型雜質區(qū)域6從N_半導體層2的表面遍及既定深度而形成。 另外，如圖66及圖68所示，N型雜質區(qū)域13以從N_半導體層2的表面到達電介質部3的方式形成。再有，關于此外的構成，與圖38所示半導體裝置相同，因此，對同一構件標注同一標記，其說明就不再重復。在上述半導體裝置中，通過對柵極9施加比源極電位低既定電位的電壓，在位于柵電極9的正下方的N—半導體層2的部分形成溝道。一旦溝道形成，則成為電流從源電極 20向漏電極19流動的狀態(tài)(導通狀態(tài))。另一方面，如果提高施加于柵電極9的電位，則形成于半導體層2的溝道消滅
21成為截止狀態(tài)。在截止狀態(tài)，從反向偏壓作用的P型雜質區(qū)域4及P—雜質區(qū)域18與N—半導體層2的界面，耗盡層31擴張。此時，如圖69所示，在配置有N型雜質區(qū)域13的部分，通過N型雜質區(qū)域13，能夠無需降低耐壓而阻止耗盡層擴張(耗盡層邊緣31a)。由此，在以由N型雜質區(qū)域13夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的N型雜質區(qū)域13的情況相比，如圖 70所示，能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。變形例1作為平面構造的變形，舉基于圖38所示的半導體裝置的平面構造為例進了行說明。作為其變形，也可以是基于圖41所示的半導體裝置。在此情況下，如圖71所示，源電極20a所連接的P型雜質區(qū)域6和作為耗盡層阻止部的絕緣膜14及導體部15，沿一個方向交替配置。如圖71及圖72所示，P型雜質區(qū)域6從N—半導體層2的表面遍及既定深度而形成。另外，如圖71及圖73所示，絕緣膜14及導體部15以從N—半導體層2的表面到達電介質部3的方式形成。P型雜質區(qū)域6與導體部15通過源電極20a和電極20b電氣連接。在此半導體裝置中，如圖74所示，在截止狀態(tài)下，在配置有絕緣膜14及導體部15 的部分，通過絕緣膜14及導體部15，能夠無需降低耐壓而阻止耗盡層擴張(耗盡層邊緣 31a)。由此，在以由絕緣膜14及導體部15夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的絕緣膜14及導體部15的情況相比，如圖75所示，能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。變形例2進而，作為平面構造的變形，也可以是基于圖43所示的半導體裝置。在此情況下， 如圖76所示，源電極20所連接的P型雜質區(qū)域6和作為耗盡層阻止部的N型雜質區(qū)域13 及絕緣膜14，沿一個方向交替配置。如圖76及圖77所示，P型雜質區(qū)域6從N_半導體層 2的表面遍及既定深度而形成。另外，如圖76及圖78所示，N型雜質區(qū)域13及絕緣膜14 以從N—半導體層2的表面到達電介質部3的方式形成。N型雜質區(qū)域13與P型雜質區(qū)域 6通過源電極20電氣連接。在此半導體裝置中，如圖79所示，在截止狀態(tài)，在配置有N型雜質區(qū)域13及絕緣膜14的部分，通過N型雜質區(qū)域13及絕緣膜14，也能夠無需降低耐壓而阻止耗盡層擴張 (耗盡層邊緣31a)。由此，在以由N型雜質區(qū)域13及絕緣膜14夾住的方式配置P型雜質區(qū)域6的部分，與沒有配置這樣的N型雜質區(qū)域13及絕緣膜14的情況相比，如圖80所示， 能夠不必降低耐壓而阻止耗盡層向P型雜質區(qū)域6擴張(耗盡層邊緣31a)。其結果，耐壓容限得到提高，能夠確實改善半導體裝置的耐壓特性。在上述各半導體裝置中，舉適用于逆變器電路的半導體裝置為例進行了說明，但是，上述半導體裝置并不限于逆變器電路，而是能夠用作要求較高耐壓的電力用半導體元件。本發(fā)明作為適用于逆變器電路的半導體裝置得到有效利用。詳細地說明并展示了本發(fā)明，但是應該能夠明白這只是為了例示而不是限定，發(fā)明的范圍要通過所附的權利要求的范圍來解釋。
權利要求
1.一種半導體裝置，其中包括 具有主表面的半導體襯底；電介質部，其以與所述半導體襯底的主表面接觸的方式形成，并且具有第一厚度及厚于所述第一厚度的第二厚度；具有第一雜質濃度的第一導電型的半導體區(qū)域，其以與所述電介質部接觸的方式形成；第一導電型的第一雜質區(qū)域，其在位于所述半導體區(qū)域之內具有所述第一厚度的所述電介質部的部分的正上方的第一區(qū)域中，從所述半導體區(qū)域的表面遍及第一深度而形成；第二導電型的第二雜質區(qū)域，其在所述第一區(qū)域中，以從側方和下方包圍所述第一雜質區(qū)域的方式，從所述半導體區(qū)域的表面遍及深于所述第一深度的第二深度而形成；柵電極部，其在由所述第一雜質區(qū)域和所述半導體區(qū)域夾住的所述第二雜質區(qū)域的部分的表面上，隔著柵極絕緣膜而形成；具有第二雜質濃度的第二導電型的第三雜質區(qū)域，其在與所述第二雜質區(qū)域隔著距離的、位于所述半導體區(qū)域之內具有所述第二厚度的所述電介質部的部分的正上方的第二區(qū)域中，從所述半導體區(qū)域的表面遍及第三深度而形成；以及含有導電性區(qū)域的耗盡層阻止部，其在所述第二區(qū)域中的既定位置，以從所述半導體區(qū)域的表面到達所述電介質部的方式形成。
2.如權利要求1所述的半導體裝置，其中，所述耗盡層阻止部形成為以下兩種配置中的任一個配置第一配置，相對所述第三雜質區(qū)域，配置在所述第二雜質區(qū)域所位于的一側的相反一側；以及第二配置，以與連接所述第二雜質區(qū)域和所述第三雜質區(qū)域的方向交叉的方向、從一側和另一側夾住所述第三雜質區(qū)域的方式配置。
3.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部，由第一導電型的第四雜質區(qū)域形成，具有高于所述第一雜質濃度的第三雜質濃度。
4.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部，與所述半導體區(qū)域電氣絕緣，由與所述第三雜質區(qū)域電氣連接的導體部形成。
5.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部由絕緣體部和第一導電型的第四雜質區(qū)域形成，該絕緣體部形成為貫通所述半導體區(qū)域，從所述半導體區(qū)域的表面到達所述電介質部，該第一導電型的第四雜質區(qū)域，形成于包圍所述絕緣體部的所述半導體區(qū)域的部分， 具有高于所述第一雜質濃度的第三雜質濃度。
6.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第一配置的方式形成，具有第一導電型的第五雜質區(qū)域，所述第一導電型的第五雜質區(qū)域以從側方和下方包圍所述第三雜質區(qū)域的方式，從所述半導體區(qū)域的表面遍及深于所述第三深度的第四深度而形成。
7.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第一配置的方式形成，在所述第二區(qū)域中的、相對所述第三雜質區(qū)域在所述第二雜質區(qū)域所位于的一側，包括具有高于所述第一雜質濃度的第四雜質濃度的第一導電型的第六雜質區(qū)域，該第一導電型的第六雜質區(qū)域從所述半導體區(qū)域的表面遍及既定深度而形成，并且與所述第三雜質區(qū)域電氣連接。
8.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第一配置的方式形成，在所述第二區(qū)域中的、相對所述第三雜質區(qū)域在所述第二雜質區(qū)域所位于的一側的相反一側，包括具有高于所述第一雜質濃度的第四雜質濃度的第一導電型的第六雜質區(qū)域， 該第一導電型的第六雜質區(qū)域從所述半導體區(qū)域的表面遍及既定深度而形成，并且與所述第三雜質區(qū)域電氣連接。
9.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第一配置的方式形成，在所述第二區(qū)域中，包括具有高于所述第一雜質濃度的第三雜質濃度的第一導電型的多個第六雜質區(qū)域，并且包括多個所述第三雜質區(qū)域，所述第一導電型的多個第六雜質區(qū)域從所述半導體區(qū)域的表面遍及既定深度而形成，并且與所述第三雜質區(qū)域電氣連接，多個所述第三雜質區(qū)域和多個所述第六雜質區(qū)域，沿與連接所述第二雜質區(qū)域和所述第三雜質區(qū)域的方向交叉的方向交替形成。
10.如權利要求7所述的半導體裝置，其中，在所述第二區(qū)域中，包括具有低于所述第二雜質濃度的第五雜質濃度的第二導電型的第七雜質區(qū)域，所述第二導電型的第七雜質區(qū)域，以從側方和下方包圍所述第三雜質區(qū)域及所述第六雜質區(qū)域的方式形成。
11.如權利要求8所述的半導體裝置，其中，在所述第二區(qū)域中，包括具有低于所述第二雜質濃度的第五雜質濃度的第二導電型的第七雜質區(qū)域，所述第二導電型的第七雜質區(qū)域，以從側方和下方包圍所述第三雜質區(qū)域及所述第六雜質區(qū)域的方式形成。
12.如權利要求9所述的半導體裝置，其中，在所述第二區(qū)域中，包括具有低于所述第二雜質濃度的第五雜質濃度的第二導電型的第七雜質區(qū)域，所述第二導電型的第七雜質區(qū)域，以從側方和下方包圍所述第三雜質區(qū)域及所述第六雜質區(qū)域的方式形成。
13.如權利要求10所述的半導體裝置，其中，在所述第二區(qū)域中，具有第一導電型的第八雜質區(qū)域，其以從側方和下方包圍所述第七雜質區(qū)域的方式形成。
14.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第二配置的方式形成，具有第一導電型的第六雜質區(qū)域，其在所述第二區(qū)域中的、相對所述第三雜質區(qū)域在所述第二雜質區(qū)域所位于的一側，從所述半導體區(qū)域的表面遍及既定深度而形成，并且與所述第三雜質區(qū)域電氣連接，具有高于所述所述第一雜質濃度的第四雜質濃度；以及第二導電型的第七雜質區(qū)域，其在所述第二區(qū)域中，以從側方和下方包圍所述第三雜質區(qū)域及所述第六雜質區(qū)域的方式形成，具有低于所述第二雜質濃度的第五雜質濃度。
15.如權利要求2所述的半導體裝置，其中，所述耗盡層阻止部以成為第二配置的方式形成，具有第一導電型的第六雜質區(qū)域，其在所述第二區(qū)域中的、相對所述第三雜質區(qū)域在所述第二雜質區(qū)域所位于的一側的相反一側，從所述半導體區(qū)域的表面遍及既定深度而形成， 并且與所述第三雜質區(qū)域電氣連接，具有高于所述所述第一雜質濃度的第四雜質濃度；以及第二導電型的第七雜質區(qū)域，其在所述第二區(qū)域中，以從側方和下方包圍所述第三雜質區(qū)域及所述第六雜質區(qū)域的方式形成，具有低于所述第二雜質濃度的第五雜質濃度。
16.一種半導體裝置，其中包括具有主表面的半導體襯底；電介質部，其以與所述半導體襯底的主表面接觸的方式形成，具有第一厚度及厚于所述第一厚度的第二厚度；具有第一雜質濃度的第一導電型的半導體區(qū)域，其以與所述電介質部接觸的方式形成；具有第二雜質濃度的第二導電型的第一雜質區(qū)域，其在位于所述半導體區(qū)域之內具有所述第一厚度的所述電介質部的部分的正上方的第一區(qū)域中，從所述半導體區(qū)域的表面遍及第一深度而形成；具有第三雜質濃度的第二導電型的第二雜質區(qū)域，其從所述第一雜質區(qū)域向位于所述半導體區(qū)域之內具有所述第二厚度的所述電介質部的部分的正上方的第二區(qū)域延伸，從所述半導體區(qū)域的表面遍及既定深度而形成；第二導電型的第三雜質區(qū)域，其與所述第二雜質區(qū)域隔著距離，在所述第二區(qū)域中，從所述半導體區(qū)域的表面遍及既定深度而形成；柵電極部，其在由所述第二雜質區(qū)域和所述第三雜質區(qū)域夾住的所述半導體區(qū)域的部分的表面上，隔著柵極絕緣膜而形成；以及含有導電性區(qū)域的耗盡層阻止部，其在所述第二區(qū)域中的既定位置，以從所述半導體區(qū)域的表面到達所述電介質部的方式形成。
17.如權利要求16所述的半導體裝置，其中，所述耗盡層阻止部形成為以下兩種配置中的任一個配置第一配置，相對所述第三雜質區(qū)域，配置在所述第二雜質區(qū)域所位于的一側的相反一側；以及第二配置，以與連接所述第二雜質區(qū)域和所述第三雜質區(qū)域的方向交叉的方向、從一側和另一側夾住所述第三雜質區(qū)域的方式配置。
18.如權利要求17所述的半導體裝置，其中，所述耗盡層阻止部，由第一導電型的第四雜質區(qū)域形成，具有比所述第一雜質濃度高的第四雜質濃度。
19.如權利要求17所述的半導體裝置，其中，所述耗盡層阻止部，與所述半導體區(qū)域電氣絕緣，由與所述第三雜質區(qū)域電氣連接的導體部形成。
20.如權利要求17所述的半導體裝置，其中，所述耗盡層阻止部由絕緣體部和第一導電型的第四雜質區(qū)域形成，該絕緣體部，貫通所述半導體區(qū)域，以從所述半導體區(qū)域的表面到達所述電介質部的方式形成；該第一導電型的第四雜質區(qū)域，形成于包圍所述絕緣體部的所述半導體區(qū)域的部分， 具有高于所述第一雜質濃度的第四雜質濃度。
全文摘要
在半導體襯底(1)的主表面上，隔著包含相對厚度較薄的部分(3a)和厚度較厚的部分(3b)的電介質部(3)，形成N-半導體層(2)。在N-半導體層(2)的既定區(qū)域中，形成N型雜質區(qū)域(5)和P型雜質區(qū)域(4)。在由N型雜質區(qū)域(5)和N-半導體層(2)夾住的P型雜質區(qū)域(4)的部分的表面上形成有柵電極(9)。在與P型雜質區(qū)域(4)隔著距離的N-半導體層(2)的既定區(qū)域中，形成有P型雜質區(qū)域(6)。以從N-半導體層(2)的表面到達電介質部(3)的方式，作為耗盡層阻止部形成N型雜質區(qū)域(13)，具有比N-半導體層(2)的雜質濃度還高的雜質濃度。
文檔編號H01L29/78GK102386231SQ20111021274
公開日2012年3月21日 申請日期2011年7月19日 優(yōu)先權日2010年8月30日
發(fā)明者寺島知秀 申請人:三菱電機株式會社