專利名稱：具有邏輯件和嵌入式mim電容器的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本揭露與包含具有嵌入式存儲(chǔ)器的邏輯器件的半導(dǎo)體結(jié)構(gòu)，和用于形成此結(jié)構(gòu)的方法有關(guān)。更具體來說，本揭露進(jìn)一步與使用改良的常用邏輯工藝所制成的RAM系統(tǒng)有關(guān)。
背景技術(shù)：
不同的功能模塊，諸如邏輯件(logic)和存儲(chǔ)器(memory)，可組合在一單一的IC 芯片上。存儲(chǔ)器和邏輯組件通常使用不同的工藝技術(shù)來形成以增強(qiáng)每一個(gè)個(gè)別組件的性能。為了使不同的功能模塊有效地集成，整個(gè)制造過程中盡量避免非常復(fù)雜的修改。一種嵌入式存儲(chǔ)器是嵌入式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(eDRAM)，與邏輯電路集成到同一裸片上的基于電容器的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。雖然eDRAM的每位成本可能高于獨(dú)立式 DRAM的每位成本，但是eDRAM在許多應(yīng)用中提供勝過外部存儲(chǔ)器的改良性能。在具有邏輯件，或更具體來說，具有一處理器的一裸片上使用嵌入式存儲(chǔ)器，允許有更寬的總線和更高的運(yùn)行速度。此外，與常用的SRAM相比，嵌入式存儲(chǔ)器可具有較高的密度。由于eDRAM與嵌入式SRAM相比有額外的工藝步驟，所以潛在的較高成本通過節(jié)省大量面積來補(bǔ)償。若揮發(fā)性DRAM所需的存儲(chǔ)器刷新控制器與eDRAM存儲(chǔ)器一起嵌入，則此存儲(chǔ)器系統(tǒng)看起來像是一個(gè)具有邏輯器件的簡(jiǎn)單的SRAM型存儲(chǔ)器，且有時(shí)被稱作1T-SRAM。由于使用了一單一晶體管存儲(chǔ)單元(位單元)，與動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)類似，但是在位單元周圍具有使存儲(chǔ)器在功能上等效于常用的SRAM的控制電路，故命名為 1T-SRAM。也就是說，控制器隱藏了所有DRAM特有的操作，諸如，預(yù)充電和刷新。—電容器是由被一非導(dǎo)體或電介質(zhì)隔開的兩個(gè)導(dǎo)體組成，用于儲(chǔ)存電荷的器件。 分立式電容器器件經(jīng)常由被一層絕緣膜隔開的金屬箔片構(gòu)成。當(dāng)一電位差(電壓)存在于導(dǎo)體兩端時(shí)，一靜電場(chǎng)在電介質(zhì)兩端產(chǎn)生，使得正電荷聚集在一極板上，且負(fù)電荷聚集在另一極板上。能量被儲(chǔ)存在靜電場(chǎng)中。當(dāng)導(dǎo)體的大片區(qū)域之間有較窄間距時(shí)，電容最大。通常，一分立式器件被制造成具有最理想的電容特性。然而，在其他情況下，如果具有被一絕緣電介質(zhì)材料隔開的導(dǎo)電金屬的正常電路的幾何形狀和配置接近上文所定義的電容器的幾何形狀和配置，例如，被一絕緣體隔開的導(dǎo)體的大片區(qū)域之間有較窄間距，則它們也會(huì)起電容器的作用。這些非計(jì)劃中的電容特性可被稱作寄生電容，它影響信號(hào)等級(jí)、信號(hào)速度， 和信號(hào)完整性，這并不理想。雖然一 eDRAM系統(tǒng)利用半導(dǎo)體結(jié)構(gòu)中所內(nèi)置的一特定電容器器件，諸如溝槽式電容器(trench capacitor)，或金屬-絕緣體-金屬(MIM)電容器，來儲(chǔ)存對(duì)應(yīng)于一邏輯電平的所需電量，但是控制eDRAM的邏輯電路可能有計(jì)劃外的寄生電容效應(yīng)。就關(guān)鍵時(shí)序路徑和可靠切換而言，邏輯電路對(duì)速度和信號(hào)完整性更加敏感。

發(fā)明內(nèi)容
本揭露實(shí)現(xiàn)一種關(guān)于具有一金屬-絕緣體-金屬(MIM)電容器的一嵌入式隨機(jī)存取存儲(chǔ)器(RAM)系統(tǒng)的改良方法和設(shè)備。本揭露中的RAM系統(tǒng)具有在同一基板上的一嵌入式存儲(chǔ)器和一邏輯電路。所述RAM可以是動(dòng)態(tài)RAM(DRAM)或靜態(tài)RAM(SRAM)，例如，6-晶體管(6-T)單元。特別是MIM電容器可在一 DRAM單元中用作存儲(chǔ)電容器而在SRAM單元中用以改良軟錯(cuò)誤率(SER)。在一特定實(shí)施例中，本揭露與具有減少的寄生電阻及/或電容的一半導(dǎo)體結(jié)構(gòu)有關(guān)。所述結(jié)構(gòu)包括一半導(dǎo)體基板，此半導(dǎo)體基板被劃分為具有一MIM電容器的一存儲(chǔ)區(qū)域， 和一邏輯區(qū)域，其中一或更多個(gè)金屬層，例如第一金屬層，被配置在存儲(chǔ)區(qū)域及/或邏輯區(qū)域中且在半導(dǎo)體結(jié)構(gòu)中處在與MIM電容器之頂面與底面之間的一位置相對(duì)應(yīng)的高度上。因此，MIM電容器與一或更多個(gè)金屬層共存于距離半導(dǎo)體基板相同范圍的高度，或?qū)由稀Ｔ诹硪粚?shí)施例中，特定金屬層僅存在于邏輯區(qū)域中。包含一 MIM電容器的一電介質(zhì)層被配置在存儲(chǔ)或者說DRAM區(qū)域上。電介質(zhì)層， 也出現(xiàn)在邏輯區(qū)域中，起層間電介層的作用，兩個(gè)金屬層使用填充有一導(dǎo)電材料的介層窗 (via)穿過所述電介質(zhì)層來電連接。出現(xiàn)在DRAM區(qū)域中作為第一金屬層和邏輯區(qū)域中作為第二金屬層的同一金屬層被耦合到下方基板。僅出現(xiàn)在存儲(chǔ)區(qū)域中的一耦合介層窗使MIM 電容器與緊鄰所述耦合介層窗的金屬層電耦合。因此，本揭露通過使一或更多個(gè)金屬層離源極/漏極接點(diǎn)盡可能的近，例如低于 MIM電容器的頂面，減小了與存儲(chǔ)晶體管相比對(duì)切換速度更敏感的邏輯晶體管的源極接點(diǎn)與漏極接點(diǎn)之間的寄生電容。每一晶體管的源極和漏極接點(diǎn)越多，例如一特定晶體管每一源極三個(gè)接點(diǎn)且每一漏極三個(gè)接點(diǎn)，而且源極離漏極越近，例如，尺寸較小且使源極(S)和漏極(D)電阻效應(yīng)最小化，則它們所起的作用越像極板電容器。通過使接點(diǎn)盡可能的短小， 例如，通過將金屬層盡可能低地用在層結(jié)構(gòu)中，源極接點(diǎn)與漏極接點(diǎn)之間所產(chǎn)生的寄生電容越小。通過使用被耦合至上方金屬層、與源極接點(diǎn)和漏極接點(diǎn)相比數(shù)目較少且彼此間隔得更遠(yuǎn)的介層窗插塞(Plug)將信號(hào)傳至上方金屬層，系統(tǒng)中的寄生電容與使用接點(diǎn)到達(dá)一上方金屬層相比越小。通過減小系統(tǒng)的寄生電容，RC時(shí)間常數(shù)相應(yīng)地減小，這使邏輯晶體管的切換速度增加。此外，通過將一或更多個(gè)金屬層與MIM電容器設(shè)置在同一位置，例如，高于MIM電容器的底面，或與MIM電容器處于相同的層高度，則MIM電容器和金屬層的整個(gè)結(jié)構(gòu)與將 MIM單元設(shè)置在第一金屬層上方的一替代實(shí)施例相比較短。結(jié)果是一較短的接點(diǎn)/介層窗插塞高度(這減小了電路的電阻)相應(yīng)地減小了 RC時(shí)間常數(shù)，且因此增加了晶體管的切換速度。雖然一金屬層可用于與MIM電容器相鄰的存儲(chǔ)區(qū)域中的一晶體管，例如低于MIM 電容器的頂面且高于MIM電容器的底面，但是存儲(chǔ)單元可能需要較寬的間距以在金屬線與 MIM電容器之間提供足夠的絕緣距離。然而，通過使僅位于邏輯區(qū)域中的一金屬層處在MIM 電容器頂面以下、底面以上的高度，本文所提到的減小的寄生電容和電阻的所有優(yōu)勢(shì)均因較短的接點(diǎn)和比所實(shí)現(xiàn)的接點(diǎn)更遠(yuǎn)的較少的介層窗插塞得以實(shí)現(xiàn)，而無(wú)需一較寬的存儲(chǔ)單兀。本揭露還針對(duì)一種用于形成包括處在一單一基板上的DRAM單元與邏輯晶體管的一嵌入式DRAM系統(tǒng)的方法，其中接點(diǎn)由不同的導(dǎo)電材料形成。使用兩種不同類型的插塞減小了總互連電阻，這是因?yàn)橹辽僖徊迦且浑娮栎^低的材料，從而通過增強(qiáng)本揭露的速度和功率特征改良了系統(tǒng)層次性能。


示范性實(shí)施例通過舉例方式來說明且并不對(duì)附圖中的諸圖加以限制，其中相同的參考數(shù)字標(biāo)示相同的元件且其中圖1A-1C說明根據(jù)本揭露的第一實(shí)施例，用于形成具有一 MIM電容器的一嵌入式 DRAM系統(tǒng)的一工藝流程的截面圖。圖2A-2D說明根據(jù)本揭露的第二實(shí)施例，用于形成具有一 MIM電容器的一嵌入式 DRAM系統(tǒng)的一工藝流程的截面圖。圖2E說明根據(jù)本揭露的一或更多個(gè)實(shí)施例，包括邏輯區(qū)域中有減小的寄生電容的一嵌入式DRAM系統(tǒng)的一半導(dǎo)體結(jié)構(gòu)的俯視圖。圖3A-3D說明根據(jù)本揭露的第三實(shí)施例，用于形成具有一 MIM電容器和兩個(gè)不同插塞的一嵌入式DRAM系統(tǒng)的一工藝流程的截面圖。圖4說明根據(jù)本揭露的第四實(shí)施例，用于形成具有位于存儲(chǔ)區(qū)域中、一MIM電容器之頂面與底面之間的第一金屬層的一嵌入式DRAM系統(tǒng)的一工藝流程的一部分的截面圖。圖5A-5C說明根據(jù)本揭露的第五實(shí)施例，用于通過將介層窗形成按不同的順序排列來形成具有一 MIM電容器的一嵌入式DRAM系統(tǒng)的一工藝流程的截面圖。圖6A-6B說明根據(jù)本揭露的第六實(shí)施例，用于形成具有位于邏輯區(qū)域中、一MIM電容器的頂面與底面之間的多個(gè)金屬層的一嵌入式DRAM系統(tǒng)的一工藝流程的截面圖。根據(jù)附圖和后面的詳細(xì)說明，將可清楚得知本發(fā)明實(shí)施例的其他特征。
具體實(shí)施例方式本揭露提供用于制造具有一改良的互連電阻和減小的寄生電容的一嵌入式DRAM 系統(tǒng)的若干方法，改良的互連電阻和減小的寄生電容導(dǎo)致一較低RC時(shí)間常數(shù)和改良的晶體管切換速度的產(chǎn)生。隨著器件的幾何形狀按比例縮小，互連電阻和寄生電容可能會(huì)影響性能。本揭露通過本文所述工藝及其所產(chǎn)生的結(jié)構(gòu)使互連電阻減小，例如，通過減小介層窗高度或通過使用低電阻材料，諸如銅基金屬，用于一特定區(qū)域中的某些或全部介層窗及/ 或金屬化層。本揭露還通過以下步驟來減小寄生電容通過將彼此相對(duì)的兩組晶體管接點(diǎn)， 例如源極和漏極，維持在盡可能低處來減小這兩組晶體管接點(diǎn)的有效表面積，及通過將接點(diǎn)耦合至金屬化層和介層窗，其中該介層窗在半導(dǎo)體結(jié)構(gòu)中位于下層；與接點(diǎn)組相比彼此間隔得更遠(yuǎn)；及/或使相對(duì)的表面積較少。參閱圖1A-1C，將更易理解本揭露。圖IA顯示一半導(dǎo)體結(jié)構(gòu)101-A的一部分。具體來說，圖IA說明上面形成有一絕緣層75的一摻雜基板110。根據(jù)已知技術(shù)，柵極15在基板上形成，邏輯區(qū)域和存儲(chǔ)區(qū)域中均有。基板110具有位于存儲(chǔ)區(qū)域中的漏極區(qū)或者說位線111A，和源極111B?；?10還具有位于邏輯區(qū)域中的源極/漏極區(qū)112A和112B。半導(dǎo)體結(jié)構(gòu)101-A還包括分別被耦合至漏極IllA和源極111B、位于存儲(chǔ)區(qū)域中的一組接點(diǎn) 20A/20B，和分別被耦合至源極112A和漏極112B、位于邏輯區(qū)域中的一組接點(diǎn)20C/20D。橫跨這兩個(gè)區(qū)域的第一電介質(zhì)層80的厚度在約5000與100，000埃之間。電介質(zhì)層80和77 的一部分被蝕刻掉，形成一開口，開口的下表面與電介質(zhì)層75和接點(diǎn)20B鄰接。在開口內(nèi)， 一下電容器極板42與接點(diǎn)20B鄰接地沉積而成。下電容器極板42被蝕刻成想要的大小。 下電容器極板42上首先具有一絕緣層44，接著是一上電容器極板48。上電容器極板42接著被蝕刻成想要的大小。在其他實(shí)施例中，由上電容器極板48、絕緣層44和下電容器極板 42構(gòu)成的3層式堆疊可在一個(gè)遮罩步驟中被同時(shí)蝕刻。電容器極板的適合材料包括但并不限于，TiN, Ta或TaN。所產(chǎn)生的堆疊接著以一常用方式被遮蔽并被蝕刻以形成MIM電容器 50。電容器50的內(nèi)部被顯示為空腔70。一電介質(zhì)層82被配置成填充電容器50的空腔70，從而使層80的厚度增加Tl的量。較厚的電介質(zhì)層被顯示為圖IB中的層82。距離Tl可能有范圍從2000埃到7000埃的厚度。在其他實(shí)施例中，可通過配置比層80更厚的層，然后將結(jié)構(gòu)研磨成想要的厚度水平來形成Tl。在電介質(zhì)層82形成之后，一遮罩(圖未示)被配置在部分完成的半導(dǎo)體結(jié)構(gòu) 101-B上且電介質(zhì)層82被選擇性地蝕刻以形成介層窗22。介層窗22由一導(dǎo)電材料，諸如鎢來填充，以形成圖IB的結(jié)構(gòu)。通過單獨(dú)地形成導(dǎo)電插塞22，本揭露減小了 eDRAM存儲(chǔ)系統(tǒng)的互連電阻，因?yàn)樗试S至少一個(gè)其他的插塞由一電阻率較低的金屬制成，諸如銅金屬或銅基合金。雙大馬士革工藝可用以形成介層窗18A、18B和18C，且金屬化區(qū)域M171在介層窗 22形成之后形成。這通過在圖IC中所示的整個(gè)半導(dǎo)體結(jié)構(gòu)101-C上提供蝕刻中止層90和電介質(zhì)層84來實(shí)現(xiàn)。然后，Ml的凹槽從層84向下貫穿整個(gè)層90而形成。除此之外，介層窗孔18A、18B和18C也從層82向下貫穿層77而形成。圖2A-2D顯示本揭露的一替代實(shí)施例，其中已形成具有一 eDRAM系統(tǒng)的一半導(dǎo)體結(jié)構(gòu)102-A至102-D，eDRAM系統(tǒng)具有填銅介層窗。圖2A顯示一已部分完成的半導(dǎo)體結(jié)構(gòu)， 其中一組接點(diǎn)20A、20B和20C、20D被提供在存儲(chǔ)區(qū)域及邏輯區(qū)域的絕緣層75中，分別與被配置在基板110中的源極/漏極區(qū)111A、111B，和112A、112B耦合以分別產(chǎn)生一存儲(chǔ)區(qū)域晶體管和一邏輯區(qū)域晶體管。Ml區(qū)域的凹槽45僅顯示在所述結(jié)構(gòu)的邏輯區(qū)域中，這是因?yàn)樵诖鎯?chǔ)區(qū)域中未使用Ml。Ml區(qū)域通常被加工成厚度在2000到7000埃之間，但是視預(yù)期工藝和設(shè)計(jì)規(guī)則而定，厚度范圍也可能較廣。圖2A還顯示蝕刻中止層77，它覆蓋絕緣層75 和接點(diǎn)20A/20B。參閱圖2B，金屬層Ml 71在凹槽45中形成以完成邏輯區(qū)域中的金屬線。然后，第二蝕刻中止層68被提供在存儲(chǔ)區(qū)域和邏輯區(qū)域中的電介質(zhì)層65及邏輯區(qū)域中的金屬線71 上。圖2C中工藝?yán)^續(xù)，其中一遮罩(圖未示)被提供在邏輯區(qū)域上但并未提供在存儲(chǔ)區(qū)域上，以能夠從存儲(chǔ)區(qū)域中移除蝕刻中止層68 (和任選的電介質(zhì)層65)。僅從DRAM區(qū)域中移除層68允許接點(diǎn)20A與稍后形成的介層窗18A(顯示在圖2D中)直接連接。隨后， 第一電介質(zhì)層80被配置在存儲(chǔ)區(qū)域中的層65 (或77)上及邏輯區(qū)域中的層68上。層80、 65 (若層65并未在先前的蝕刻操作中被移除)和77的一部分接著被移除以形成MIM電容器50，MIM電容器50的形成操作已在圖IA中做出描述，這些形成操作與下電容器極板42、 絕緣層44和上電容器極板48有關(guān)。接下來，第二電介質(zhì)層82被提供在電介質(zhì)層80上以填充電容器50的空腔70，并增加電介質(zhì)層80的厚度。
在圖2D中，一蝕刻中止層78被提供在電介質(zhì)層82上，被蝕刻蝕刻中止層78覆蓋的電介質(zhì)層82又被第三電介質(zhì)層88覆蓋。然后，層88被圖案化以產(chǎn)生金屬化區(qū)域M2互連72的凹槽(圖未示)。一遮罩(圖未示)被置于電介質(zhì)層88上并被圖案化以同時(shí)形成介層窗18A、18B、18C和22。圖2D說明執(zhí)行常用的雙大馬士革工藝來用銅填充凹槽45 (顯示在圖2A中)及介層窗18A、18B和18C的結(jié)果。介層窗22可用鎢提前填充，或用銅與其他介層窗同時(shí)填充。在一實(shí)施例中，M2區(qū)域形成后具有與Ml區(qū)域相同的厚度，以使常用的 MIM單元維持較小尺寸。然而，由于存儲(chǔ)區(qū)域中沒有第1金屬層(Ml)，故存儲(chǔ)區(qū)域中的介層窗18A必須被蝕刻成深度達(dá)2000-7000埃，大于邏輯區(qū)域中的介層窗18B和18C的深度，例如以與金屬化層M171的厚度相符。層77和68分別作為介層窗蝕刻操作中存儲(chǔ)區(qū)域和邏輯區(qū)域的蝕刻中止層。本揭露通過僅在所述系統(tǒng)的邏輯部分中使用第1金屬層且通過將其用在半導(dǎo)體結(jié)構(gòu)中與位于或高于MIM電容器50的底面53或者位于或低于MIM電容器50的頂面51相對(duì)應(yīng)的高度來減小邏輯區(qū)域中的接點(diǎn)高度。因此，邏輯區(qū)域中的RC也減小。此工藝使eDRAM 系統(tǒng)的接點(diǎn)電阻和電容維持在一純邏輯工藝所預(yù)期的值。換言之，當(dāng)使用不具有嵌入式存儲(chǔ)器的純邏輯工藝時(shí)，邏輯區(qū)域中的垂直接點(diǎn)并不需要改變本揭露中的工藝。此外，存儲(chǔ)區(qū)域中沒有Ml區(qū)域得到較小的單元尺寸及邏輯區(qū)域中具有一 RC的一 eDRAM系統(tǒng)，其中，邏輯區(qū)域中的RC等于一不具有存儲(chǔ)器的邏輯器件的RC。在僅邏輯區(qū)域中具有一或更多個(gè)金屬層，例如Ml層71，的所有實(shí)施例中，邏輯區(qū)域中所產(chǎn)生的介層窗插塞，例如18B，的高度92， 將小于存儲(chǔ)區(qū)域中的介層窗插塞，例如18A，的高度91，寄生電阻和電容相應(yīng)地減小?，F(xiàn)在參閱圖2E，圖中顯示根據(jù)本揭露的一或更多個(gè)實(shí)施例的一半導(dǎo)體結(jié)構(gòu)102-E 的俯視圖(圖2D的段2E-2E)，半導(dǎo)體結(jié)構(gòu)102-E具有一嵌入式DRAM系統(tǒng)，此嵌入式DRAM系統(tǒng)的邏輯區(qū)域中的寄生電容已減小。三個(gè)S接點(diǎn)20C形成的組(bank)和三個(gè)D接點(diǎn)20D形成的組，計(jì)劃外地形成被絕緣體80隔開距離Dl的一實(shí)際上存在的寄生電容器的兩個(gè)極板。 相比之下，通過利用插塞介層窗18B和18C將往返于晶體管漏極112B和源極112A的信號(hào)傳送至上方金屬層，則較小的寄生電容效應(yīng)存在于系統(tǒng)中，這是因?yàn)榻閷哟安迦?8B和18C 可被放在更遠(yuǎn)處，距離為D2，大大高于D1，且因?yàn)樗鼈冇幸惠^小的表面充當(dāng)電容極板。介層窗插塞18F可被使用并被耦合至金屬化層M171，金屬化層Ml 71通過接點(diǎn)(僅顯示在俯視圖中)被耦合至柵極15。雖然在圖2E中僅一個(gè)介層窗插塞18B、18C供S 112A和D 112B 中的每一者使用，但是，對(duì)要求更低電阻率的一關(guān)鍵應(yīng)用而言，多個(gè)介層窗插塞可被使用及 /或較低電阻率的導(dǎo)電材料，例如銅，可供插塞使用。與將接點(diǎn)20C和20D延伸得更高使其穿過電介質(zhì)層相比，這些介層窗插塞仍將具有較低的寄生電容值，這是因?yàn)榻閷哟安迦舜碎g的間距D2仍大于S接點(diǎn)與D接點(diǎn)之間的距離D1，從而使系統(tǒng)產(chǎn)生較低的寄生電容效應(yīng)?；蛘?，若介層窗18A-C和22中充滿了電阻較高的材料，諸如鶴，則通過將電路安排在Ml 金屬化層，可實(shí)現(xiàn)一較低的系統(tǒng)電阻。雖然視圖102-E提供一特定的布局，但是本揭露也很適于使距離D2大于S與D之間的距離Dl的各種介層窗和Ml的位置。圖3A-3D顯示本揭露用于減小的互連RC的替代實(shí)施例，其中顯示具有eDRAM系統(tǒng)的半導(dǎo)體結(jié)構(gòu)103-A至103-D，所述eDRAM系統(tǒng)具有兩種不同類型的導(dǎo)電插塞。此實(shí)施例針對(duì)銅介層窗不準(zhǔn)直接接觸MIM電極的eDRAM系統(tǒng)。參閱圖3A，已部分完成的半導(dǎo)體結(jié)構(gòu)103-A具有被配置在電介質(zhì)層65中并被電耦合至邏輯區(qū)域中的接點(diǎn)20C和20D的金屬化層M171。電介質(zhì)層80被配置在上面。MIM電容器50根據(jù)圖2C所描述的工藝來制造。在所產(chǎn)生的結(jié)構(gòu)中，金屬化層Ml 71實(shí)際上處在高出基板110、與MIM電容器50的上表面51與下表面53之間的一位置相對(duì)應(yīng)的高度上?，F(xiàn)在參閱圖:3B，一電介質(zhì)層82在電介質(zhì)層80上沉積而成，它還填充了電容器50 的空腔，且增加了此特定電介質(zhì)層的厚度。一遮罩(圖未示)被配置在電介質(zhì)層82上以選擇性地將介層窗22向下蝕刻到MIM電容器50的上電容器極板48。在本實(shí)施例中，接著用鎢填充介層窗22。如圖3C中所示，遮罩52被置于介層窗22和電介質(zhì)層82上以確定將產(chǎn)生介層窗 18AU8B和18C的區(qū)域的界限。介層窗18A被蝕刻成穿過電介質(zhì)層82和80及蝕刻中止層 77,到達(dá)接點(diǎn)20A。介層窗18B和18C被蝕刻成穿過電介質(zhì)層82和80及蝕刻中止層68，到達(dá)金屬化層Ml 71。在介層窗18A、18B和18C形成之后，遮罩52被移除。然后，用一導(dǎo)電材料，例如鎢來填充介層窗18A、18B和18C?，F(xiàn)在參閱圖3D，蝕刻中止層78被提供在電介質(zhì)層82及介層窗插塞18A、18B與18C 和22上以在將來要進(jìn)行的工藝操作中提供一受控蝕刻。電介質(zhì)層88接著被提供在蝕刻中止層78上，且隨后被圖案化以形成第二金屬化區(qū)域(Μ》72的凹槽(圖未示)。然后，用電阻值比鎢低的一導(dǎo)電材料，例如用銅來填充凹槽(圖未示)。在一替代實(shí)施例中，介層窗 18Α、18Β和18C，及金屬化區(qū)域Μ272可被蝕刻成穿過上述電介質(zhì)層和蝕刻中止層。然后，使用雙大馬士革工藝，金屬化層互連Μ272及介層窗18Α、18Β和18C可使用雙大馬士革工藝用銅來填充。與其他嵌入式DRAM系統(tǒng)相比，所產(chǎn)生的結(jié)構(gòu)的互連電阻和電容均減小。若需要的話，可在Μ2上提供額外的金屬層以形成一更復(fù)雜的互連?，F(xiàn)在參閱圖4，圖中顯示根據(jù)本揭露的第四實(shí)施例，用于形成具有位于存儲(chǔ)區(qū)域中、與一 MIM電容器之頂面與底面之間的一位置相對(duì)應(yīng)的一層的第一金屬層的一嵌入式 DRAM系統(tǒng)的一半導(dǎo)體結(jié)構(gòu)104的一工藝流程的一部分的截面圖。半導(dǎo)體結(jié)構(gòu)104與圖2C 直接對(duì)應(yīng)，只是在存儲(chǔ)區(qū)域中、MIM電容器50的頂面51與底面53之間加入了一金屬層Ml 互連71，并憑借接點(diǎn)20Α被耦合至漏極111Α。需注意的是，與圖3D中的18Α類似的一介層窗并未用在圖4中的存儲(chǔ)部分，這是因?yàn)镸l 71通過接點(diǎn)20Α就完成了到達(dá)一位線的布線。 在相應(yīng)情況下，對(duì)于介層窗和插塞的后續(xù)處理操作按照?qǐng)D2D、3C和3D，或5B-5C進(jìn)行。雖然在存儲(chǔ)區(qū)域中使用金屬層Ml互連71可減小存儲(chǔ)單元中的寄生電容，因?yàn)閺慕狱c(diǎn)到達(dá)一上方金屬層需要較少的介層窗，且因?yàn)榻閷哟爸g可分隔的距離比源極與漏極之間可分隔的距離更遠(yuǎn)，但是仍要考慮其他代價(jià)。若金屬層Ml位于存儲(chǔ)區(qū)域中位于或高于 MIM電容器50的底面53且位于或低于MIM電容器50的頂面51的一層位置上，則金屬互連 71與電容器50之間的最小凈距離55被用于信號(hào)隔離。此空隙將增加存儲(chǔ)單元的總寬度且可能產(chǎn)生其他代價(jià)，而使得在存儲(chǔ)區(qū)域中于所述層位置上使用一金屬層并不理想。為此，本文的替代實(shí)施例避免了位于存儲(chǔ)區(qū)域中、MIM電容器50的頂面與底面之間的一層位置上的一金屬層?，F(xiàn)在參閱圖5A-5C，圖中顯示根據(jù)本揭露的第五實(shí)施例，用于通過將介層窗形成按不同的順序排列來形成具有一 MIM電容器的一嵌入式DRAM系統(tǒng)的一工藝流程的截面圖。 圖5A中已部分完成的半導(dǎo)體結(jié)構(gòu)105-A根據(jù)圖2A-2C所述的工藝來制造，包括用于形成Ml 第一金屬層71的常用工藝。雖然蝕刻中止層68和電介質(zhì)層65能夠在電介質(zhì)層80形成之前被移除以簡(jiǎn)化蝕刻介層窗18A的步驟，但是，本實(shí)例保留了存儲(chǔ)區(qū)域中的蝕刻中止層68 和電介質(zhì)層65，但用于形成MIM電容器50所需的除外。為了形成MIM電容器50，電介質(zhì)層 80和65及蝕刻中止層68和77如圖2C中所述那樣被蝕刻且MIM電容器在其中形成。在 MIM電容器50形成之后，第二電介質(zhì)層82接著如圖2C中所述那樣形成。在圖5B中，一遮罩(圖未示)被置于電介質(zhì)層82上以在存儲(chǔ)區(qū)域中形成VlM介層窗18A，此介層窗穿過蝕刻中止層68和77，到達(dá)接點(diǎn)20A。然后，用對(duì)于深度介層窗，諸如介層窗18A(正如與圖2D 中類似以介層窗高度91所示的)而言具有有利填充特性的一導(dǎo)電材料，諸如鎢來填充介層窗 18A。在圖5C中，蝕刻中止層78被提供在電介質(zhì)層82上，被蝕刻蝕刻中止層78覆蓋的電介質(zhì)層82又被第三電介質(zhì)層88覆蓋。然后，層88被圖案化以產(chǎn)生金屬化區(qū)域M2互連 72的凹槽(圖未示)。一遮罩(圖未示)被置于電介質(zhì)層88上并被圖案化以同時(shí)形成到達(dá)MIM電容器50的互連介層窗22，并形成介層窗18B和18C，介層窗深度的差異并不像與介層窗18A相比那樣大。之后，可同時(shí)使用雙大馬士革工藝用一導(dǎo)電材料，例如銅來填充金屬化區(qū)域M2互連72的凹槽及介層窗22、18B和18C?，F(xiàn)在參閱圖6A-6B，圖中顯示根據(jù)本揭露的第六實(shí)施例，用于形成具有位于邏輯區(qū)域中、一MIM電容器的頂面與底面之間的多個(gè)金屬層的一嵌入式DRAM系統(tǒng)的一工藝流程的截面圖。圖6A中已部分完成的半導(dǎo)體結(jié)構(gòu)106-A根據(jù)針對(duì)圖2A-2B所描述的工藝來制造， 包括用于在電介質(zhì)層65中形成Ml第一金屬層71的常用處理，第二蝕刻中止層68在電介質(zhì)層65上形成，第二蝕刻中止層68上面緊鄰第一電介質(zhì)層89。然后，電介質(zhì)層89上配置蝕刻中止層79，蝕刻中止層79接著被處理以使電介質(zhì)層83被配置于其上。電介質(zhì)層83被蝕刻以形成金屬化區(qū)域Mxl互連73的一凹槽(圖未示)。一遮罩(圖未示)被置于電介質(zhì)層83上并被圖案化以形成中間的VlL介層窗18D，然后，用一導(dǎo)電材料，諸如鎢來填充中間 VlL介層窗18D。然后，同樣用導(dǎo)電材料來填充金屬化區(qū)域Mxl互連73。在一實(shí)施例中，使用雙大馬士革工藝，用銅或一銅合金來填充金屬化區(qū)域Mxl互連73及介層窗18D。電介質(zhì)層83上配置有蝕刻中止層81，此蝕刻中止層上配置有第二電介質(zhì)層80。在按照順序蝕刻穿過電介質(zhì)層80、蝕刻中止層81、電介質(zhì)層83、蝕刻中止層79、電介質(zhì)層89、 蝕刻中止層68、電介質(zhì)層65和最終的蝕刻中止層77到達(dá)接點(diǎn)20B之后，通過與圖2C中所述工藝類似的工藝在電介質(zhì)層80中形成MIM電容器50，盡管有額外的蝕刻中止層存在。然后，層82建成以填充MIM電容器50的空腔70 (顯示在圖IA中)并超出電介質(zhì)層80且超出MIM電容器50的頂面51。圖6A僅說明一第一金屬層M171、一中間金屬層Mxl 73，及使用一介層窗和多個(gè)插塞到達(dá)上方金屬層的一接點(diǎn)20D。然而，本揭露很適合使用如下任何數(shù)量的介層窗及/或金屬層和它們的任何組合被配置在結(jié)構(gòu)層中與MIM電容器50的頂面51與底面53之間的高度相對(duì)應(yīng)的高度上以耦合邏輯區(qū)域中的晶體管源極及/或漏極的適當(dāng)接點(diǎn)以到達(dá)上方金屬層，按照一特定電路的布局(place)和布線(route)所指定的那樣。現(xiàn)在參閱圖6B，一遮罩(圖未示)被配置在電介質(zhì)層82上以選擇性地蝕刻VxlM 介層窗18A使其穿過第二電介質(zhì)層82和80、蝕刻中止層81、電介質(zhì)層83、蝕刻中止層79、 第一電介質(zhì)層89、蝕刻中止層68、電介質(zhì)層65、蝕刻中止層77，和最終的電介質(zhì)層75，以到達(dá)接點(diǎn)20A。介層窗18A用一鎢插塞來填充。在移除遮罩之后，且為了在將來要執(zhí)行的加工步驟中提供一受控蝕刻，故在第三電介質(zhì)層87形成之后，在第二電介質(zhì)層82上提供蝕刻中止層85。然后，層87被圖案化以在電介質(zhì)層87和蝕刻中止層85中產(chǎn)生金屬化區(qū)域Mx2互連72的凹槽(圖未示)，其中x2 = xl+l。一遮罩(圖未示)被置于電介質(zhì)層87上并被圖案化以同時(shí)形成互連介層窗22，以到達(dá)MIM電容器50的上電容器極板48 ；和介層窗VxlL 18E，以到達(dá)金屬化層Mxl73。介層窗22僅被蝕刻成穿過電介質(zhì)層82的一部分以到達(dá)MIM 電容器50的上電容器極板48。介層窗VxlL 18E通過蝕刻穿過電介質(zhì)層82和80而形成。 介層窗22和18E，以及金屬化區(qū)域Mx272的凹槽，在雙大馬士革工藝中用銅或一銅基合金來填充。與其他嵌入式DRAM系統(tǒng)相比，所產(chǎn)生的結(jié)構(gòu)的互連電阻和電容減小。本揭露之實(shí)施例僅為說明性的并不欲以任何方式限制本發(fā)明。本文所述方法和操作可以與本文所述的示范性組合和排列不同的組合和排列，例如以不同的設(shè)置及/或順序來執(zhí)行。因此，一或更多個(gè)額外的新操作可被插入到現(xiàn)有操作中，或者一或更多個(gè)操作可根據(jù)一特定應(yīng)用被省略或排除，以獲得大致相同的功能、方式和結(jié)果。同樣地，本文所述結(jié)構(gòu)和設(shè)備的特征和部分可以許多方式來組合以獲得大致相同的功能、方式和結(jié)果。例如，所示的邏輯結(jié)構(gòu)并不需要在每一個(gè)邏輯區(qū)域中重復(fù)。視一級(jí)別較高的金屬是否是互連所必需的而定，一 IC器件內(nèi)的某些邏輯結(jié)構(gòu)可能具有與所示的那些相比更少或更多的介層窗。雖然本揭露已被描述為具有被插入到基板與第一金屬層之間的一MIM電容器的一 eDRAM，但是，本揭露的工藝也可通過將MIM電容器插入到一存儲(chǔ)區(qū)域中的兩個(gè)金屬層之間來執(zhí)行。雖然可能需要額外的操作和遮罩及其他材料，但是除了其他功能模塊和舊有器件及工藝以外，使用已公開的方法在當(dāng)前所公開的任何數(shù)量的存儲(chǔ)器件，例如一陣列，和邏輯器件設(shè)備，可被整合到一特定集成電路(IC)、片上系統(tǒng)(SOC)、晶元級(jí)集成(WSI) 等上。雖然當(dāng)前實(shí)施例已對(duì)特定材料和工藝做出描述，但是本揭露很適合使用任何適當(dāng)?shù)墓に嚰夹g(shù)和操作以提供被配置在半導(dǎo)體結(jié)構(gòu)中，例如與MIM電容器的上表面與下表面之間的位置相對(duì)應(yīng)的層中的金屬化互連和介層窗的布局。例如，單大馬士革工藝可用于使Ml金屬化層與接點(diǎn)耦合。同樣地，雖然鎢和銅在本文中用于特定層和介層窗，但是本揭露很適合使用這些導(dǎo)體和諸如鋁的其他導(dǎo)體，和制造或代工工廠所指定的一特定工藝或技術(shù)所需要的其他沉積、蝕刻、移除或化學(xué)機(jī)械研磨(CMP)。從附圖和詳細(xì)說明一起來看，當(dāng)前實(shí)施例的其他特征是顯而易見的。因此，說明書和諸圖被視為具說明性而非限制性意義。本領(lǐng)域技術(shù)人員將容易想到能夠?qū)ι鲜鰧?shí)施例進(jìn)行各種修改。總之，本揭露由權(quán)利要求書來定義。
權(quán)利要求
1.一種建立在一基板上的半導(dǎo)體結(jié)構(gòu)，其包含一存儲(chǔ)區(qū)域，具有嵌入式RAM;一邏輯區(qū)域，被耦合至所述存儲(chǔ)區(qū)域；一金屬-絕緣體-金屬(MIM)電容器，被配置在所述存儲(chǔ)區(qū)域中；及一或更多個(gè)金屬層，位于所述MIM電容器的一頂面與一底面之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述一或更多個(gè)金屬層僅位于所述半導(dǎo)體結(jié)構(gòu)的邏輯區(qū)域中。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述一或更多個(gè)金屬層僅位于所述邏輯區(qū)域，及所述存儲(chǔ)區(qū)域的一漏極部分中。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中僅被配置在所述邏輯區(qū)域中的所述一或更多個(gè)金屬層位于所述基板與所述MIM電容器的一頂部之間。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述邏輯區(qū)域進(jìn)一步包含一或更多個(gè)晶體管，僅位于所述邏輯區(qū)域中，各具有一源極、一漏極，和一或更多個(gè)接點(diǎn)，所述一或更多個(gè)接點(diǎn)用于所述源極和所述漏極中的每一者使所述源極且使所述漏極與僅被配置在所述邏輯區(qū)域中的所述一或更多個(gè)金屬層中的第一金屬層的一各自的部分耦合；且其中所述邏輯區(qū)域中的至少一晶體管的一或更多個(gè)接點(diǎn)的一頂面被配置在低于或等于所述存儲(chǔ)區(qū)域中的MIM電容器之高度的高度上。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其進(jìn)一步包含一或更多個(gè)介層窗插塞，被配置在所述邏輯區(qū)域中用于使所述第一金屬層的一部分與被配置于其上的另一金屬層的一部分耦合，其中所述一或更多個(gè)介層窗插塞被配置成使彼此間的距離比一特定晶體管的一源極接點(diǎn)與一漏極接點(diǎn)之間的距離要遠(yuǎn)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中介層窗插塞的數(shù)量小于或等于所述邏輯區(qū)域中至少一晶體管的接點(diǎn)的數(shù)量。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其進(jìn)一步包含所述存儲(chǔ)區(qū)域的第一金屬層，被配置在所述MIM電容器上；一或更多個(gè)晶體管，僅位于所述存儲(chǔ)區(qū)域中，各具有一源極、一漏極，和一或更多個(gè)接點(diǎn)，所述一或更多個(gè)接點(diǎn)用于所述源極和所述漏極中的每一者、使所述源極和所述漏極與所述存儲(chǔ)區(qū)域中的第一金屬層分別耦合；及一或更多個(gè)介層窗插塞，被配置在所述存儲(chǔ)區(qū)域中，用于使所述存儲(chǔ)區(qū)域中的第一金屬層與僅位于所述存儲(chǔ)區(qū)域中的一或更多個(gè)晶體管的一或更多個(gè)接點(diǎn)耦合。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中被配置在所述存儲(chǔ)區(qū)域或所述邏輯區(qū)域中的所述一或更多個(gè)介層窗插塞是鎢、銅或其組合。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其進(jìn)一步包含一金屬層，被配置在所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域上，被耦合至所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域中的每一者中的至少一晶體管；且其中被配置在所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域上的所述金屬層是所述存儲(chǔ)區(qū)域的第一金屬層且是所述邏輯區(qū)域的第二或更高的金屬層。
11.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中位于所述邏輯區(qū)域中使所述邏輯區(qū)域中的晶體管的接點(diǎn)與所述邏輯區(qū)域中的第一金屬層耦合的介層窗插塞的高度小于所述存儲(chǔ)區(qū)域中的第一金屬層到所述存儲(chǔ)區(qū)域中的一晶體管的一接點(diǎn)的距離。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述邏輯區(qū)域中的所述一或更多個(gè)晶體管各具有與用在沒有嵌入式RAM的一邏輯電路中的一晶體管相等的寄生電容。
13.一種形成一半導(dǎo)體結(jié)構(gòu)的方法，所述方法包含以下步驟在一邏輯區(qū)域中形成具有一源極和一漏極的一晶體管；在一存儲(chǔ)區(qū)域中形成具有一源極和一漏極的一晶體管；形成一電介質(zhì)層；在所述電介質(zhì)層中形成所述邏輯區(qū)域中的晶體管和所述存儲(chǔ)區(qū)域中的晶體管的源極和漏極的一或更多個(gè)接點(diǎn)；在所述電介質(zhì)層中形成被耦合至被配置在所述存儲(chǔ)區(qū)域中的晶體管的一金屬-絕緣體-金屬(MIM)電容器；及在所述電介質(zhì)層中所述MIM電容器的一頂面與一底面之間的一位置上形成一或更多個(gè)金屬層。
14.根據(jù)權(quán)利要求13所述的方法，其中在所述半導(dǎo)體結(jié)構(gòu)中形成的所述一或更多個(gè)金屬層僅位于所述半導(dǎo)體結(jié)構(gòu)的邏輯區(qū)域中。
15.根據(jù)權(quán)利要求13所述的方法，其中在所述半導(dǎo)體結(jié)構(gòu)中形成的所述一或更多個(gè)金屬層僅位于所述半導(dǎo)體結(jié)構(gòu)的邏輯區(qū)域，及存儲(chǔ)區(qū)域的一漏極部分中。
16.根據(jù)權(quán)利要求13所述的方法，其中所述一或更多個(gè)金屬層位于所述基板與所述 MIM電容器的一頂面之間。
17.根據(jù)權(quán)利要求14所述的方法，其中僅位于所述邏輯區(qū)域中的所述一或更多個(gè)金屬層中的第一金屬層被電耦合至被配置在所述邏輯區(qū)域中的晶體管的源極的一或更多個(gè)接點(diǎn)和漏極的一或更多個(gè)接點(diǎn)。
18.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包含以下步驟在所述邏輯區(qū)域中形成用于使所述第一金屬層的一部分與被配置于其上的另一金屬層的一部分耦合的一或更多個(gè)介層窗插塞，其中所述一或更多個(gè)介層窗插塞被配置成使彼此間的距離比一特定晶體管的一源極接點(diǎn)與一漏極的一配合接點(diǎn)要遠(yuǎn)。
19.根據(jù)權(quán)利要求13所述的方法，其中介層窗插塞的數(shù)量小于或等于所述邏輯區(qū)域中的至少一晶體管的接點(diǎn)的數(shù)量。
20.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含以下步驟形成被配置在所述MIM電容器上的所述存儲(chǔ)區(qū)域的第一金屬層；形成一或更多個(gè)晶體管，僅位于所述存儲(chǔ)區(qū)域中，各具有一源極、一漏極，和一或更多個(gè)接點(diǎn)，用于所述源極和所述漏極中的每一者、使所述源極和所述漏極與所述存儲(chǔ)區(qū)域的第一金屬層分別耦合；及形成一或更多個(gè)介層窗插塞，被配置在所述存儲(chǔ)區(qū)域中，用于使所述存儲(chǔ)區(qū)域中的第一金屬層與僅位于所述存儲(chǔ)區(qū)域中的一或更多個(gè)晶體管的一或更多個(gè)接點(diǎn)耦合。
21.根據(jù)權(quán)利要求13所述的方法，其中被配置在所述存儲(chǔ)區(qū)域或所述邏輯區(qū)域中的所述一或更多個(gè)介層窗插塞是鎢、銅或其組合。
22.根據(jù)權(quán)利要求18所述的方法，其進(jìn)一步包含以下步驟形成被配置在所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域上，被耦合至所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域中的每一者中的至少一晶體管的一金屬層；且其中被配置在所述存儲(chǔ)區(qū)域和所述邏輯區(qū)域上的所述金屬層是所述存儲(chǔ)區(qū)域的第一金屬層且是所述邏輯區(qū)域的第二或更高的金屬層。
23.根據(jù)權(quán)利要求18所述的方法，其中位于所述邏輯區(qū)域中、使所述邏輯區(qū)域中的晶體管的接點(diǎn)與所述邏輯區(qū)域中的第一金屬層耦合的介層窗插塞的高度小于所述存儲(chǔ)區(qū)域中的第一金屬層到所述存儲(chǔ)區(qū)域中的一晶體管的一接點(diǎn)的距離。
24.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含以下步驟在所述電介質(zhì)層中形成第一介層窗以使所述存儲(chǔ)區(qū)域中的MIM電容器的一部分暴露； 以第一導(dǎo)電材料在所述第一介層窗中產(chǎn)生第一插塞； 遮蔽所述第一插塞；在所述電介質(zhì)層中形成一組介層窗以使所述存儲(chǔ)區(qū)域中的晶體管的漏極的全部一或更多個(gè)接點(diǎn)和所述邏輯區(qū)域中的晶體管的漏極和源極的全部一或更多個(gè)接點(diǎn)暴露； 以第二導(dǎo)電材料產(chǎn)生用于該組介層窗的一組插塞；且其中所述第二導(dǎo)電材料有比所述第一導(dǎo)電材料小的電阻。
25.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含以下步驟在所述電介質(zhì)層中形成一組介層窗以使所述存儲(chǔ)區(qū)域中的MIM電容器的一部分暴露且使所述存儲(chǔ)區(qū)域中的晶體管的漏極的全部一或更多個(gè)接點(diǎn)以及所述邏輯區(qū)域中的晶體管的漏極和源極的全部一或更多個(gè)接點(diǎn)暴露；及以一導(dǎo)電材料產(chǎn)生用于該組介層窗的一組插塞。
26.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含以下步驟在所述電介質(zhì)層中形成第一介層窗以使所述存儲(chǔ)區(qū)域中的晶體管的漏極的全部一或更多個(gè)接點(diǎn)暴露；以第一導(dǎo)電材料在所述第一介層窗中產(chǎn)生第一插塞； 遮蔽所述第一插塞；在所述電介質(zhì)層中形成一組介層窗以使所述存儲(chǔ)區(qū)域中的MIM電容器的一部分暴露且使所述邏輯區(qū)域中的晶體管的漏極和源極的全部一或更多個(gè)接點(diǎn)暴露； 以第二導(dǎo)電材料產(chǎn)生用于該組介層窗的一組插塞；且其中所述第二導(dǎo)電材料有比所述第一導(dǎo)電材料小的電阻。
全文摘要
一種嵌入式存儲(chǔ)系統(tǒng)包括一隨機(jī)存取存儲(chǔ)器(RAM)單元陣列，此隨機(jī)存取存儲(chǔ)器(RAM)單元陣列與一邏輯晶體管陣列位于同一基板上。每一RAM單元包括一存取晶體管和一電容器結(jié)構(gòu)。所述電容器結(jié)構(gòu)通過在一電介質(zhì)層中形成一金屬-絕緣體-金屬電容器制造而成。嵌入式RAM系統(tǒng)中的邏輯區(qū)域所包括的金屬層比存儲(chǔ)區(qū)域所包括的金屬層要少。
文檔編號(hào)H01L21/768GK102403318SQ20111021526
公開日2012年4月4日 申請(qǐng)日期2011年7月29日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者崔正烈 申請(qǐng)人:默思股份有限公司