專利名稱：集成電路及其制造方法
技術(shù)領(lǐng)域：
本公開大體上涉及半導(dǎo)體器件的領(lǐng)域，更具體地說，是涉及集成電路和形成集成電路的方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速增長。IC材料和設(shè)計中的技術(shù)進步產(chǎn)生了 ICs代，其中每個代都具有比上一代更小和更復(fù)雜的電路。然而，這些進步增加了加工和制造ICs的復(fù)雜性，為了實現(xiàn)這些進步，需要IC加工和制造中的相同進步。在IC發(fā)展的過程中，功能密度(如每芯片面積上的互連器件數(shù)量)大幅增加了， 而幾何尺寸(如使用制造工藝可以生產(chǎn)的最小部件(或線路))減小了。按比例縮小工藝一般通過提高生產(chǎn)效率和降低相關(guān)成本來提供效益。這種按比例縮小也產(chǎn)生相對高的功耗值，可以通過使用低功耗器件如金屬氧化物半導(dǎo)體(CM0Q器件來設(shè)法解決所述情況。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)的問題，本發(fā)明提供了一種形成集成電路的方法，所述方法包括沿著第一方向形成多個縱向地排布在襯底上方的柵極結(jié)構(gòu)；以及對所述襯底實施多個角度離子注入，每個所述角度離子注入都具有各自的關(guān)于第二方向的注入角度，其中所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度基本上大于0°。根據(jù)本發(fā)明所述的方法，其中所述角度離子注入包括口袋離子注入，源極/漏極 (S/D)離子注入，和輕摻雜漏極(LDD)離子注入的至少之一。根據(jù)本發(fā)明所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約5°到約40°的范圍。根據(jù)本發(fā)明所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約50°到約85°的范圍。根據(jù)本發(fā)明所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約15°到約40°的范圍。根據(jù)本發(fā)明所述的方法，其中每個所述角度離子注入的注入劑量都比注入方向垂直于所述柵極結(jié)構(gòu)側(cè)邊的離子注入的注入劑量低。根據(jù)本發(fā)明所述的方法，其中兩個相鄰的柵極結(jié)構(gòu)之間有間距(S)，并且每個所述柵極結(jié)構(gòu)具有高度(h)，每個所述角度離子注入都具有從基本上垂直于所述襯底的表面的方向傾斜的傾斜角，并且所述傾斜角在約atan(S/2h)到約atan(S/h)的范圍。根據(jù)本發(fā)明所述的一種形成至少一個晶體管的方法，所述方法包括沿著第一方向形成多個縱向地排布在襯底上方的偽柵極結(jié)構(gòu)，其中兩個相鄰的偽柵極結(jié)構(gòu)之間有間距 (S)，并且每個所述偽柵極結(jié)構(gòu)具有高度(h)；以及對所述襯底實施多個口袋離子注入，每個所述口袋離子注入都具有各自的關(guān)于第二方向的注入角度，其中所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度基本上大于
0° 0根據(jù)本發(fā)明所述的方法，其中所述口袋離子注入具有相同的注入角度并且所述注入角度在約5°到約40°的范圍。根據(jù)本發(fā)明所述的方法，其中所述口袋離子注入具有相同的注入角度并且所述注入角度在約50°到約85°的范圍。根據(jù)本發(fā)明所述的方法，其中所述口袋離子注入具有相同的注入角度并且所述注入角度在約15°到約40°的范圍。根據(jù)本發(fā)明所述的方法，其中每個所述口袋離子注入的注入劑量比注入方向垂直于所述柵極結(jié)構(gòu)側(cè)邊的離子注入的注入劑量低。根據(jù)本發(fā)明所述的方法，其中每個所述口袋離子注入都具有從基本上垂直于所述襯底的表面的方向傾斜的傾斜角，并且所述傾斜角在約atan(S/2h)到約atan(S/h)的范圍。根據(jù)本發(fā)明所述的一種集成電路包括多個柵極結(jié)構(gòu)，所述多個柵極結(jié)構(gòu)具有第一方向并位于襯底上方，其中兩個相鄰柵極結(jié)構(gòu)之間有間距(s)，并且每個所述柵極結(jié)構(gòu)具有高度(h)；和多個摻雜區(qū)域，每個所述摻雜區(qū)域鄰近所述柵極結(jié)構(gòu)的至少一個側(cè)壁，其中所述摻雜區(qū)域通過多個角度離子注入形成，每個所述角度離子注入都具有各自的關(guān)于第二方向的注入角度，所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度都基本上大于0°。根據(jù)本發(fā)明所述的集成電路，其中所述角度離子注入包括口袋離子注入，源極/ 漏極(S/D)離子注入，和輕摻雜漏極(LDD)離子注入的至少之一。根據(jù)本發(fā)明所述的集成電路，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約5°到約40°的范圍。根據(jù)本發(fā)明所述的集成電路，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約50°到約85°的范圍。根據(jù)本發(fā)明所述的集成電路，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約15°到約40°的范圍。根據(jù)本發(fā)明所述的方法，其中每個所述角度離子注入的注入劑量比注入方向垂直于所述柵極結(jié)構(gòu)側(cè)邊的離子注入的注入劑量低。根據(jù)本發(fā)明所述的方法，其中每個所述角度離子注入都具有從基本上垂直于所述襯底的表面的方向傾斜的傾斜角，并且所述傾斜角在約atan(S/2h)到約atan(S/h)的范圍。


當(dāng)結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標(biāo)準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖1是示出形成集成電路的示例性方法的流程圖。圖2A是示出受到多個離子注入的示意性集成電路的頂視圖的示意圖。
圖2B是示出沿著圖2A所示截取線2B-2B所取的橫截面視圖的示意圖。圖3是根據(jù)一些實施例，示出閾值電壓變化和柵極結(jié)構(gòu)高度之間的關(guān)系的示意圖。圖4A是根據(jù)一些實施例，示出包括漏極誘導(dǎo)勢壘降低(DIBL)效應(yīng)和導(dǎo)通電流 (Ion)的模擬數(shù)據(jù)的表格的示意圖。
圖4B是根據(jù)一些實施例，示出包括漏極誘導(dǎo)勢壘降低(DIBL)效應(yīng)和導(dǎo)通電流(I。n)的模擬數(shù)據(jù)的表格的示意圖。圖5是根據(jù)一些實施例，示出晶體管電阻和晶體管柵極長度之間關(guān)系的示意圖。圖6是根據(jù)一些實施例，示出電子遷移率和晶體管柵極長度之間關(guān)系的示意圖。
具體實施例方式一般，實施多個離子注入形成晶體管的源極/漏極(S/D)區(qū)域，輕摻雜漏極(LDD) 區(qū)域，和口袋區(qū)域。在一些實例中，每個離子注入都具有垂直于柵極電極的每個側(cè)邊的注入方向。在一些其它情況中，當(dāng)晶圓旋轉(zhuǎn)0°，90°，180°和270°時在晶圓上實施四重離子注入工藝?？梢园l(fā)現(xiàn)，當(dāng)按比例縮小集成電路時，因為柵極電極高度比柵極電極間距的高縱橫比，形成S/D區(qū)域，LDD區(qū)域，和/或口袋區(qū)域的離子注入可能會受阻。阻擋離子注入可能會使同一塊晶圓上的器件的電性能發(fā)生不需要的變化。不能獲得器件基本均勻的電性能。據(jù)了解為了實施本公開的不同部件，以下描述提供了許多不同的實施例。以下描述元件和排布的特定實例以簡化本公開。當(dāng)然這些僅僅是實例并不打算限定。另外，本公開可能在各個實施例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)只是為了簡明的目的且其本身并不指定各個實施例和/或所討論的結(jié)構(gòu)之間的關(guān)系。而且，本公開中一個部件形成在另一個部件上，一個部件與另一個部件的連接，和/或聯(lián)接的形成包括其中部件以直接接觸形成的實施例，并且也可包括其中額外的部件形成在部件之間的實施例，使得部件不直接接觸。另外，空間相對位置的術(shù)語，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、 “在· · ·之下”、“向上”、“向下”、“頂部”、“底部”等及其派生詞(例如，“水平地”、“向下地”、 “向上地”等)是用于簡化本公開中一個部件和另一個部件的關(guān)系。這些相對術(shù)語為了表示具有這些部件的器件的不同方位。圖1是根據(jù)一些實施例，示出形成集成電路的示例性方法的流程圖。在圖1中，形成集成電路的方法100可以包括形成多個沿著第一方向縱向地在襯底上排布的柵極結(jié)構(gòu) (步驟110)。方法100可以還包括對襯底實施多個角度離子注入(步驟120)。每個角度離子注入可以具有各自的關(guān)于第二方向的注入角度。第二方向基本上與襯底的表面平行并且基本上與第一方向垂直(正交)。每個注入角度可以基本上大于0°。圖2A是示出受到多個離子注入的示例性集成電路的頂視圖的示意圖。在圖2A中， 集成電路200可以包括至少一個晶體管，如晶體管201。集成電路200可以是數(shù)字電路，模擬電路，混合信號電路，靜態(tài)隨機存取存儲器(DRAM)電路，嵌入式DRAM電路，非易失性存儲器電路等，F(xiàn)LASH, EPROM, E2PROME,現(xiàn)場可編程門電路，或這些電路的任何組合。參考圖2A，集成電路200可以包括多個形成在襯底203上方的柵極結(jié)構(gòu)，如柵極結(jié)構(gòu)210a-210c。柵極結(jié)構(gòu)210a-210c可以以方向211布線(互連)，即布線方向。在一些實施例中，襯底203可以包括元素半導(dǎo)體材料，化合物半導(dǎo)體材料，和合金半導(dǎo)體材料，或任何其它合適的材料或其組合。元素半導(dǎo)體材料可以包括晶體硅或晶體鍺，多晶硅或多晶鍺， 或非晶形結(jié)構(gòu)的硅或鍺。化合物半導(dǎo)體材料可以包括碳化硅，砷化鎵，磷化鎵，磷化銦，砷化銦，和/或銻化銦。合金半導(dǎo)體材料可以包括SiGe，GaAsP，AlInAs，AlGaAs，feiInAs，feanP， 和/或feilnAsP。在至少一個實施例中，合金半導(dǎo)體襯底可以含有梯度SiGe部件，其中Si 和Ge成分從一個位置上的一個比例變化到另一個位置上的另一個比例。在另一個實施例中，合金SiGe形成在硅襯底的上方。在又一個實施例中，SiGe襯底是拉緊(應(yīng)變)的。另夕卜，半導(dǎo)體襯底可以是絕緣體上半導(dǎo)體，如絕緣體上硅(SOI)，或薄膜晶體管(TFT)。在一些實例中，半導(dǎo)體襯底可以包括摻雜的外延層或埋氧層。在其它實例中，化合物半導(dǎo)體襯底可以具有多層結(jié)構(gòu)，或襯底可以包括多層化合物半導(dǎo)體結(jié)構(gòu)。在一些實施例中，柵極結(jié)構(gòu)210a-210c中的每一個可以是導(dǎo)電柵極結(jié)構(gòu)，如多晶硅柵極結(jié)構(gòu)，金屬柵極結(jié)構(gòu)，偽柵極結(jié)構(gòu)，或任何合適的柵極結(jié)構(gòu)。例如，導(dǎo)電柵極結(jié)構(gòu)可以具有包括柵極介電層，導(dǎo)電材料層，和/或其它合適的層的堆疊結(jié)構(gòu)。金屬柵極結(jié)構(gòu)可以具有包括高介電常數(shù)柵極層，擴散阻擋層，金屬功函數(shù)層，金屬層，和/或其它合適的層。偽柵極結(jié)構(gòu)可以具有包括偽材料層，硬掩模層，和/或其它合適的層的堆疊結(jié)構(gòu)。再參考圖2A，方向213可以基本上與襯底203的表面平行并且基本上與方向211 垂直。集成電路200的襯底203可以經(jīng)受多個角度離子注入，如角度離子注入220a-220d。 角度離子注入220a-220d可以形成至少部分多個摻雜區(qū)域，如形成在襯底203中的摻雜區(qū)域22^i-225d。每個摻雜區(qū)域22^i-225d都可以鄰近柵極結(jié)構(gòu)210a-210c的至少一個側(cè)壁。 例如，摻雜區(qū)域22 鄰近柵極結(jié)構(gòu)210a的側(cè)壁。摻雜區(qū)域22 鄰近柵極結(jié)構(gòu)210a和210b 的側(cè)壁。摻雜區(qū)域225c鄰近柵極結(jié)構(gòu)210b和210c的側(cè)壁。摻雜區(qū)域225d鄰近柵極結(jié)構(gòu) 210c的側(cè)壁?？梢宰⒁獾?，角度離子注入220a-220d的數(shù)量僅僅是示例性的。本申請的范圍不限于此。參考圖2A，每個角度離子注入220a-220d都可以分別具有關(guān)于方向213的注入角度Q1-Q4t5每個注入角度Θ ^e4都可以基本上大于o°。在一些實施例中，術(shù)語“基本上大于0° ”可以表示每個注入角度θ ^e4都基本上等于或大于5°。在其它實施例中，每個注入角度01-94可以在約5°到約40°的范圍內(nèi)。在一些其它實施例中，每個注入角度 Θ ^e4可以在約50°到約85°的范圍內(nèi)。在又一些其它實施例中，每個注入角度Q1-O4 可以在約15°到約40°的范圍內(nèi)。圖2Β是示出沿著圖2Α所示截取線2Β-2Β所取的橫截面視圖的示意圖。在圖2Β 中，柵極結(jié)構(gòu)210a-210c可以形成在襯底203上方。間隔(未示出)可以排布在柵極結(jié)構(gòu) 210a-210c的側(cè)壁上。柵極結(jié)構(gòu)210a和210b可以具有間距S。每個柵極結(jié)構(gòu)210a-210c 可以具有高度h。高度比間距的縱橫比可以表示為h/s。在一些實施例中，每個角度離子注入220a-220d可以傾斜角度Φ，所述角度Φ是從基本上垂直于襯底203的表面203a的方向開始傾斜。在一些實施例中，傾斜角Φ的范圍可以從約atan(反正切)(s/2h)到約atan(S/h)。由于注入角度Q1-Q4的使用，傾斜角度 Φ可以大于atan(s/2h)并且由柵極結(jié)構(gòu)210a-210c的高度導(dǎo)致的屏蔽效應(yīng)可以降低。在其它實施例中，約atan(S/2h)或更少的傾斜角Φ仍然可以應(yīng)用于角度離子注入220a-220d。 在一些實施例中，大約50%或更多的劑量可以注入到柵極結(jié)構(gòu)210a-210c下面。
角度離子注入220a-220d可以是口袋離子注入，源極/漏極(S/D)離子注入，輕摻雜漏極(LDD)離子注入，和/或任何在摻雜區(qū)域22^i-225d中或鄰近摻雜區(qū)域22fe_225d 實施的離子注入。在一些實施例中，摻雜區(qū)域22 可以包括S/D摻雜區(qū)域221a和口袋摻雜區(qū)域223a，摻雜區(qū)域22 可以包括S/D摻雜區(qū)域221b和口袋摻雜區(qū)域22 和223c，摻雜區(qū)域225c可以包括S/D摻雜區(qū)域221c和口袋摻雜區(qū)域223d和22!3e，摻雜區(qū)域225d可以包括S/D摻雜區(qū)域221d和口袋摻雜區(qū)域223f。在一些實施例中使用S/D離子注入，S/D摻雜區(qū)域221a_221d可以形成在襯底203 中。在使用口袋離子注入的其它實施例中，口袋摻雜區(qū)域223a-223f可以形成在襯底203中并且鄰近柵極結(jié)構(gòu)210a-210c的側(cè)壁。在一些形成至少一個N-型晶體管的實施例中，S/D 摻雜區(qū)域221a-221d可以具有N-型摻雜劑如砷(As)，磷(P)，其它族V元素，或這些元素的任何組合，而且口袋摻雜區(qū)域223a-223f可以具有P-型摻雜劑如硼(B)和/或其它族III 元素。在形成至少一個P-型晶體管的其它實施例中，S/D摻雜區(qū)域221a-221d可以具有摻雜劑如硼⑶和/或其它族III元素，而且口袋摻雜區(qū)域223a-223f可以具有N-型摻雜劑如砷(As)，磷(P)，其它族V元素，或這些元素的任意組合。圖3是根據(jù)一些實施例，示出閾值電壓變化和柵極結(jié)構(gòu)高度之間的關(guān)系的示意圖。在圖3中，垂直軸代表閾值電壓變化(AVth),并且水平軸代表柵極結(jié)構(gòu)210a-210c (圖 2B中示出)的高度。至少在圖2A/2B中示出的實施例中，柵極結(jié)構(gòu)210a和210b之間的間距可以固定在約90nm。對于樣品1，實施了四個口袋離子注入。每個離子注入都具有與柵極結(jié)構(gòu)的邊緣垂直的注入角度。即，當(dāng)襯底旋轉(zhuǎn)0°，90°，180°和270°時實施離子注入。 對于樣品2，實施兩個口袋離子注入。兩個口袋離子注入之一在具有0度注入角度的柵極結(jié)構(gòu)的一個邊緣上實施，而另一個在具有0度注入角度的柵極結(jié)構(gòu)的相反邊緣上實施。對于樣品3，實施四個口袋離子注入220a-220d。每個注入角度θ ^e4都是約30°。在一些實施例中，樣品3的每個口袋離子注入的注入劑量都比樣品1和樣品2的低?？梢宰⒁獾?，兩個相鄰柵極結(jié)構(gòu)之間的間距是固定的。如果柵極結(jié)構(gòu)的高度增加， 柵極結(jié)構(gòu)的縱橫比(h/s)也增加。由于縱橫比的增加，每個樣品中的閾值電壓變化(AVth) 增加。也可以注意到，樣品3的每個口袋離子注入具有基本上大于0°的注入角度，如約 30°?？梢园l(fā)現(xiàn)，樣品3的閾值電壓變化(AVth)基本上比樣品1和樣品2的低。由于較低的閾值電壓變化(Δ Vth)，可以獲得更均勻的電性能，如驅(qū)動電流。圖4Α是根據(jù)一些實施例，示出包括漏極誘導(dǎo)勢壘降低(DIBL)效應(yīng)和導(dǎo)通電流 (Ion)的實驗數(shù)據(jù)的表格的示意圖。在圖4Α中，樣品4具有四個口袋離子注入和與樣品1相同的注入角度，以上結(jié)合圖3描述過樣品1。對于樣品5，實施四個口袋離子注入220a-220d。 每個注入角度θ ^e4是約15°。在一些實施例中，樣品5的每個口袋離子注入的注入劑量都比樣品4的低。如圖4Α所示，樣品5具有較低的DIBL效應(yīng)和較高的導(dǎo)通電流。樣品 5的DIBL效應(yīng)和導(dǎo)通電流比樣品4的好。圖4Β是根據(jù)一些實施例，示出包括漏極誘導(dǎo)勢壘降低(DIBL)效應(yīng)和導(dǎo)通電流 (Ion)的模擬數(shù)據(jù)的表格的示意圖。如圖4Β所示，樣品5的DIBL效應(yīng)和導(dǎo)通電流的模擬數(shù)據(jù)比樣品4的好。如圖4Α-4Β所示，關(guān)于DIBL效應(yīng)和導(dǎo)通電流的實驗數(shù)據(jù)和模擬數(shù)據(jù)的趨
勢是一致的。
圖5是根據(jù)一些實施例，示出晶體管電阻和晶體管的柵極長度之間的關(guān)系的示意圖。在圖5中，垂直軸表示晶體管打開時的晶體管電阻(Rt。t)而水平軸表示晶體管的柵極長度(Lg)。對于樣品6，實施四個口袋離子注入?？诖x子注入的注入角度可以與以上結(jié)合圖3描述的樣品1的注入角度相同。對于樣品7，實施四個口袋離子注入22 θ a-220d。每個注入角度θ ^94是約30°。對于樣品8，實施四個口袋離子注入220a-220d。每個注入角度θ ^e4是約25°。如圖5所示，通過不同柵極長度處樣品的平均值連接樣品6-8的線?？梢园l(fā)現(xiàn)，樣品7和樣品8的晶體管電阻比樣品6的低。在一些實施例中，樣品7或樣品8的每個口袋離子注入的注入劑量都比樣品6的低。圖6是示出電子遷移率和晶體管的柵極長度之間的關(guān)系的示意圖。在圖6中，垂直軸表示電子遷移率而水平軸表示晶體管的柵極長度(Lg)。如圖6所示，樣品7和樣品8 的電子遷移率比樣品6的高?？梢宰⒁獾?，以上結(jié)合圖1和2Α-2Β描述的方法100的步驟僅僅是示例性的。根據(jù)不同的工藝流程，方法100可以包括不同的步驟。例如，可以通過先加工柵極工藝或后加工柵極工藝形成柵極結(jié)構(gòu)210a-210c。在一些使用后加工柵極工藝的實施例中，方法100可以包括柵極替換工藝。柵極結(jié)構(gòu)210a-210c可以是偽(虛擬)柵極結(jié)構(gòu)。每個偽的柵極結(jié)構(gòu)210a-210c可以包括形成在其上方的偽柵極材料和硬掩模材料。偽柵極材料可以由至少一種材料如多晶硅，非晶形硅，氧化硅，氮化硅，或蝕刻速率基本上與間隔(圖2B示出)不同的材料形成。對于柵極后加工工藝，可以通過例如濕法蝕刻工藝，干法蝕刻工藝，或這些的任意組合除去硬掩模材料和偽柵極材料。在除去偽柵極材料以后，方法10 0可以包括形成柵極電極材料在其中排布了偽柵極材料的開口中。在一些實施例中，柵極電極材料可以是包括擴散阻擋層，金屬功函數(shù)層，金屬導(dǎo)電層，和/或其它合適材料層的堆疊結(jié)構(gòu)。在一些實施例中，至少一個高介電常數(shù)(高_k)層(未示出)可以形成在柵極電極材料的下面。高_k介電材料可以包括高_k介電材料如Hf02，HfSi0，HfSi0N，HfTa0，HfTi0， HfZrO,其它合適的高_k介電材料，或這些材料的任意組合。在一些實施例中，高_k材料還可以選自金屬氧化物，金屬氮化物，金屬硅酸鹽，過渡金屬氧化物，過渡金屬氮化物，過渡金屬硅酸鹽，金屬氮氧化物，金屬鋁酸鹽，鋯硅酸鹽，鋯鋁酸鹽，氧化硅，氮化硅，氮氧化硅，氧化鋯，氧化鈦，氧化鋁，二氧化鉿-氧化鋁合金，其它合適的材料，或這些材料的任意組合。在一些實施例中，可以設(shè)置擴散阻擋以防止功函數(shù)金屬材料的金屬離子擴散到柵極介電材料中。擴散阻擋可以包括至少一種材料如氧化鋁，鋁，氮化鋁，鈦，氮化鈦(TiN)， 鉭，氮化鉭，其它合適的材料，和/或這些材料的組合。在一些實施例中，這些功函數(shù)金屬層可以包括至少一個P-金屬功函數(shù)層和/或至少一個N-金屬功函數(shù)層。P-型功函數(shù)材料可以包括成分如釕，鈀，鉬，鈷，鎳，和導(dǎo)電金屬氧化物，和/或其它合適的材料。N-型金屬材料可以包括成分如鉿，鋯，鈦，鉭，鋁，金屬碳化物(如鉿碳化物，鋯碳化物，鈦碳化物，鋁碳化物)，鋁化物，和/或其它合適的材料。在一些實施例中，金屬導(dǎo)電層可以由至少一種材料，如鋁，銅，Ti，TiN, TaN, Ta，TaC, TaSiN, W，WN, MoN, MoN, MoON, RuO2，和/或其它合適的材料。在一些實施例中，介電材料，接觸插塞，通孔插塞，金屬區(qū)域，和/或金屬線(未示出)可以形成在柵極電極部分210a-210c上方用于互連。介電層可以包括材料如氧化硅，氮化硅，氮氧化硅，低_k介電材料，超低_k介電材料，或這些的任意組合。通孔插塞，金屬區(qū)域，和/或金屬線可以包括材料如鎢，鋁，銅，鈦，鉭，氮化鈦，氮化鉭，硅化鎳，硅化鈷，其它合適的導(dǎo)電材料，和/或這些的組合。通孔插塞，金屬區(qū)域，和/或金屬線可以通過任何合適的工藝形成，如沉積，光刻，和蝕刻工藝，和/或這些的組合。在示例性實施例中，形成集成電路的方法包括形成多個沿著第一方向縱向地排布在襯底上方的柵極結(jié)構(gòu)。對襯底實施多個角度離子注入。每個角度離子注入都各自具有關(guān)于第二方向的注入角度。第二方向基本上與襯底的表面平行并且基本上與第一方向垂直。 每個注入角度基本上都大于0°。在另一個示例性實施例中，集成電路包括多個沿著第一方向縱向地排布在襯底上方的柵極結(jié)構(gòu)。兩個相鄰的柵極結(jié)構(gòu)之間有間距(s)，每個柵極結(jié)構(gòu)有高度(h)。多個摻雜區(qū)域的每一個都鄰近柵極結(jié)構(gòu)的至少一個側(cè)壁。通過多個角度離子注入形成摻雜區(qū)域。每個角度離子注入都各自具有關(guān)于第二方向的注入角度。第二方向基本上與襯底的表面平行并且基本上與第一方向垂直。每個注入角度都基本上大于0°。上面論述了若干實施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
權(quán)利要求
1.一種形成集成電路的方法，所述方法包括沿著第一方向形成多個縱向地排布在襯底上方的柵極結(jié)構(gòu)；以及對所述襯底實施多個角度離子注入，每個所述角度離子注入都具有各自的關(guān)于第二方向的注入角度，其中所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度基本上大于0°。
2.根據(jù)權(quán)利要求1所述的方法，其中所述角度離子注入包括口袋離子注入，源極/漏極 (S/D)離子注入，和輕摻雜漏極(LDD)離子注入的至少之一。
3.根據(jù)權(quán)利要求2所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約5°到約40°的范圍。
4.根據(jù)權(quán)利要求2所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約50°到約85°的范圍。
5.根據(jù)權(quán)利要求2所述的方法，其中所述角度離子注入是口袋離子注入并且具有相同的注入角度，而且所述注入角度在約15°到約40°的范圍。
6.根據(jù)權(quán)利要求2所述的方法，其中每個所述角度離子注入的注入劑量都比注入方向垂直于所述柵極結(jié)構(gòu)側(cè)邊的離子注入的注入劑量低。
7.根據(jù)權(quán)利要求1所述的方法，其中兩個相鄰的柵極結(jié)構(gòu)之間有間距(s)，并且每個所述柵極結(jié)構(gòu)具有高度(h)，每個所述角度離子注入都具有從基本上垂直于所述襯底的表面的方向傾斜的傾斜角，并且所述傾斜角在約atan(S/2h)到約atan(S/h)的范圍。
8.一種形成至少一個晶體管的方法，所述方法包括沿著第一方向形成多個縱向地排布在襯底上方的偽柵極結(jié)構(gòu)，其中兩個相鄰的偽柵極結(jié)構(gòu)之間有間距(s)，并且每個所述偽柵極結(jié)構(gòu)具有高度(h)；以及對所述襯底實施多個口袋離子注入，每個所述口袋離子注入都具有各自的關(guān)于第二方向的注入角度，其中所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度基本上大于0°。
9.根據(jù)權(quán)利要求8所述的方法，其中所述口袋離子注入具有相同的注入角度并且所述注入角度在約5°到約40°的范圍。
10.一種集成電路包括多個柵極結(jié)構(gòu)，所述多個柵極結(jié)構(gòu)具有第一方向并位于襯底上方，其中兩個相鄰柵極結(jié)構(gòu)之間有間距(S)，并且每個所述柵極結(jié)構(gòu)具有高度(h)；和多個摻雜區(qū)域，每個所述摻雜區(qū)域鄰近所述柵極結(jié)構(gòu)的至少一個側(cè)壁，其中所述摻雜區(qū)域通過多個角度離子注入形成，每個所述角度離子注入都具有各自的關(guān)于第二方向的注入角度，所述第二方向基本上與所述襯底的表面平行并且基本上與所述第一方向垂直，并且每個所述注入角度都基本上大于0°。
全文摘要
一種形成集成電路的方法，包括形成多個沿著第一方向縱向地排布在襯底上方的柵極結(jié)構(gòu)。對襯底實施多個角度離子注入。每個角度離子注入具有各自的關(guān)于第二方向的注入角度。第二方向基本上與襯底的表面平行并且基本上與第一方向垂直。每個所述注入角度都基本上大于0°。
文檔編號H01L27/092GK102468240SQ20111024309
公開日2012年5月23日 申請日期2011年8月22日 優(yōu)先權(quán)日2010年11月11日
發(fā)明者余宗興, 吳志強, 曹志彬, 王志慶, 程冠倫, 許義明, 鄭存甫, 陳文園 申請人:臺灣積體電路制造股份有限公司