專利名稱：一種基于dtscr的瞬態(tài)電壓抑制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路靜電防護(hù)技術(shù)領(lǐng)域，具體涉及一種基于DTSCR(二極管觸發(fā)的可控硅)的瞬態(tài)電壓抑制器。
背景技術(shù)：
隨著電子信息技術(shù)的迅速發(fā)展，當(dāng)前半導(dǎo)體器件日益趨向小型化、高密度和多功能化，特別是像時(shí)尚消費(fèi)電子和便攜式產(chǎn)品等對主板面積要求比較嚴(yán)格的應(yīng)用，很容易受到靜電釋放(ESD)的影響。靜電是時(shí)時(shí)刻刻到處存在的，在60年代，隨著對靜電非常敏感的MOS器件的出現(xiàn)，靜電問題也出現(xiàn)了，到70年代靜電問題越來越來嚴(yán)重，80-90年代，隨著集成電路的密度越來越大，一方面其二氧化硅膜的厚度越來越薄(微米變到納米)，其承受的靜電電壓越來越低；另一方面，產(chǎn)生和積累靜電的材料如塑料，橡膠等大量使用，使得靜電越來越普遍存在，僅美國電子工業(yè)每年因靜電造成的損失達(dá)幾百億美元，因此靜電破壞已成為電子工業(yè)的隱形殺手，是電子工業(yè)普遍存在的“硬病毒”，在某個(gè)時(shí)刻內(nèi)外因條件具備時(shí)就要發(fā)作。靜電破壞具有隱蔽性，潛在性，隨機(jī)性和復(fù)雜性。人體不能直接感知靜電除非發(fā)生靜電放電，但是發(fā)生靜電放電人體也不一定能有電擊的感覺，這是因?yàn)槿梭w感知的靜電放電電壓為2 3V，所以靜電具有隱蔽性；有些電子元器件受到靜電損傷后的性能沒有明顯的下降，但多次累加放電會給器件造成內(nèi)傷而形成隱患。因此靜電對器件的損傷具有潛在性；從一個(gè)元件產(chǎn)生以后，一直到它損壞以前，所有的過程都受到靜電的威脅，而這些靜電的產(chǎn)生也具有隨機(jī)性，其損壞也具有隨機(jī)性；靜電放電損傷的失效分析工作，因電子產(chǎn)品的精、細(xì)、微小的結(jié)構(gòu)特點(diǎn)而費(fèi)時(shí)、費(fèi)事、費(fèi)錢，要求較高的技術(shù)往往需要使用掃描電鏡等高精密儀器。即使如此，有些靜電損傷現(xiàn)象也難以與其他原因造成的損傷加以區(qū)別，使人誤把靜電損傷失效當(dāng)作其他失效。這在對靜電放電損害未充分認(rèn)識之前，常常歸因于早期失效或情況不明的失效，從而不自覺地掩蓋了失效的真正原因。所以靜電對電子器件損傷的分析具有復(fù)雜性。靜電放電現(xiàn)象的模式通常分為四種HBM(人體放電模式)，匪(機(jī)器放電模式)， CDM(組件充電放電模式)以及FIM(電場感應(yīng)模式)。而最常見也是工業(yè)界產(chǎn)品必須通過的兩種靜電放電模式是HBM和MM。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而從另一只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的電壓高達(dá)幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會造成內(nèi)部芯片的損壞， 同時(shí)，在輸入引腳產(chǎn)生的高壓也會造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因此，為了防止內(nèi)部芯片遭受ESD損傷，對芯片的每個(gè)引腳都要進(jìn)行有效的ESD防護(hù)，對ESD 電流進(jìn)行泄放。在集成電路的正常工作狀態(tài)下，靜電放電保護(hù)器件是處于關(guān)閉的狀態(tài)，不會影響輸入輸出引腳上的電位；而在外部靜電灌入集成電路而產(chǎn)生瞬間的高電壓的時(shí)候，這個(gè)器件會開啟導(dǎo)通，迅速的排放掉靜電電流。
ESD靜電因?yàn)闀r(shí)間短，能量大，往往對電路產(chǎn)生瞬間的沖擊導(dǎo)致電路中各器件的損壞，這就要求ESD防護(hù)結(jié)構(gòu)不但要有很好的電流泄放能，而且對于ESD靜電有一種較快的反應(yīng)速度。電路保護(hù)元件的選擇根據(jù)所要保護(hù)的布線情況、可用的電路板空間以及被保護(hù)電路的電特性來決定。因?yàn)槔孟冗M(jìn)工藝技術(shù)制造的IC電路里氧化層比較薄，柵極氧化層更易受到損害；而且一些采用深亞微米工藝和甚精細(xì)線寬布線的復(fù)雜半導(dǎo)體功能電路，對電路瞬變過程的影響更加敏感，這將導(dǎo)致上述問題加重。因此要求保護(hù)器件必須具備低箝位電壓以提供有效的ESD保護(hù)；而且響應(yīng)時(shí)間足夠短以滿足高速數(shù)據(jù)線路的要求；封裝集成度高以適用便攜設(shè)備印制電路板面積緊張的情況；同時(shí)還要保證多次ESD過程后不會劣化以保證高檔設(shè)備應(yīng)有的品質(zhì)。瞬態(tài)電壓抑制器(TVS transient Voltage Suppressor)正是為解決這些問題而產(chǎn)生的，它已成為保護(hù)電子信息設(shè)備的關(guān)鍵性技術(shù)器件。但傳統(tǒng)TVS中二極管結(jié)構(gòu)大多是在P襯底上或者在P外延上注入N+形成PN結(jié)， 依靠較大的PN結(jié)面積承載ESD大電流，或者是在N襯底或N外延上注入P+形成PN結(jié)；目前傳統(tǒng)TVS主要應(yīng)用于手機(jī)，MP3和數(shù)碼相機(jī)等便攜電子產(chǎn)品中，這些產(chǎn)品由于數(shù)據(jù)傳輸速度比較慢，因此，對TVS的寄生電容的要求不高，一般允許在(30 100)pF的范圍內(nèi)；但目前的一些高端數(shù)碼產(chǎn)品基本都采用如USB2. 0、USB3. 0、HDMI等高速傳輸接口，如USB3. 0，數(shù)據(jù)傳輸速率達(dá)到600MBps，因此對TVS的寄生電容要求極高，必須要求低于3. 5pF甚至更低， 故傳統(tǒng)大電容值的TVS應(yīng)用于高速傳輸接口中會影響整個(gè)系統(tǒng)的信號完整性，失去ESD防護(hù)的性能，已經(jīng)不能滿足這種高速要求。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)所存在的上述技術(shù)缺陷，本發(fā)明提供了一種基于DTSCR的瞬態(tài)電壓抑制器，寄生電容低，滿足傳輸接口的高速要求。一種基于DTSCR的瞬態(tài)電壓抑制器，包括P+襯底層，所述的P+襯底層上從左到右依次設(shè)有第一 N阱、第二 N阱、第二 P阱和第一 P阱，所述的第二 N阱與第二 P阱相連；所述的P+襯底層上相對于第一 N阱的前側(cè)設(shè)有第三N阱，相對于第一 P阱的前側(cè)設(shè)有第三P 阱；所述的第一 N阱上左右分別設(shè)有第一 P+有源注入?yún)^(qū)和第一 N+有源注入?yún)^(qū)；所述的第一 P阱上左右分別設(shè)有第二 P+有源注入?yún)^(qū)和第二 N+有源注入?yún)^(qū)；所述的第三N阱上左右分別設(shè)有第三P+有源注入?yún)^(qū)和第三N+有源注入?yún)^(qū)；所述的第三P阱上左右分別設(shè)有第四P+有源注入?yún)^(qū)和第四N+有源注入?yún)^(qū)；所述的第二 N阱上從左到右依次設(shè)有第五N+有源注入?yún)^(qū)、第五P+有源注入?yún)^(qū)、第六N+有源注入?yún)^(qū)和N型暈環(huán)層；所述的第二 P阱上從左到右依次設(shè)有N型暈環(huán)層、第六P+ 有源注入?yún)^(qū)、第七N+有源注入?yún)^(qū)和第七P+有源注入?yún)^(qū)；所述的N型暈環(huán)層上自底向上依次設(shè)有N型漏層、二氧化硅層和P+/N+多晶硅層；所述的第六N+有源注入?yún)^(qū)與P+/N+多晶硅層的P+極相連，所述的第六P+有源注入?yún)^(qū)與P+/N+多晶硅層的N+極相連；所述的第一 P+有源注入?yún)^(qū)與所述的第二 N+有源注入?yún)^(qū)通過第一金屬電極相連； 所述的第三P+有源注入?yún)^(qū)與所述的第四N+有源注入?yún)^(qū)通過第二金屬電極相連；所述的第一 N+有源注入?yún)^(qū)、第三N+有源注入?yún)^(qū)、第五N+有源注入?yún)^(qū)和第五P+有源注入?yún)^(qū)與電源電極相連；所述的第二 P+有源注入?yún)^(qū)、第四P+有源注入?yún)^(qū)、第七P+有源注入?yún)^(qū)和第七N+有源注入?yún)^(qū)與接地電極相連。優(yōu)選的技術(shù)方案中，所述的第一 N阱、第二 N阱、第三N阱、第一 P阱、第二 P阱和第三P阱的摻雜濃度為(5X IO"5 IX IO17)atom/cm3，厚度為(1. 2 3. 5)um ；可有效地抑制寄生效應(yīng)。優(yōu)選的技術(shù)方案中，所述的二氧化硅層的厚度為(0. 8 1. 5)um ；可防止擊穿。優(yōu)選的技術(shù)方案中，所述的P+/N+多晶硅層的摻雜濃度為(5X IO14 IXlO16) atom/cm3 ；可有效地抑制寄生效應(yīng)。所述的瞬態(tài)電壓抑制器的等效電路由四個(gè)二極管和一個(gè)DTSCR模塊構(gòu)成；其中， 第一二極管的陰極與DTSCR模塊的輸入端和第三二極管的陰極相連并接收外部設(shè)備提供的電源電壓，第一二極管的陽極與第二二極管的陰極相連并構(gòu)成所述的瞬態(tài)電壓抑制器的一端，第二二極管的陽極與DTSCR模塊的輸出端和第四二極管的陽極相連并接地，第四二極管的陰極與第三二極管的陽極相連并構(gòu)成所述的瞬態(tài)電壓抑制器的另一端。所述的DTSCR模塊由兩個(gè)電阻、兩個(gè)三極管和一條二極管鏈路構(gòu)成；其中，第一三極管的發(fā)射極與第二電阻的一端相連并構(gòu)成所述的DTSCR模塊的輸入端，第一三極管的基極與第二電阻的另一端、第二三極管的集電極和二極管鏈路的陽極相連，第一三極管的集電極與第一電阻的一端和第二三極管的基極相連，第一電阻的另一端與第二三極管的發(fā)射極和和二極管鏈路的陰極相連并構(gòu)成所述的DTSCR模塊的輸出端。所述的二極管鏈路由若干個(gè)二極管串聯(lián)而成；其中，任一二極管的陰極與相鄰二極管的陽極相連；所述的二極管鏈路一端的二極管的陰極和另一端的二極管的陽極分別構(gòu)成所述的二極管鏈路的陰極和陽極。所述的第一三極管為PNP型三極管，所述的第二三極管為NPN型三極管。所述的第一二極管由所述的第一 P+有源注入?yún)^(qū)和所述的第一N阱構(gòu)成；所述的第二二極管由所述的第一 P阱和所述的第二 N+有源注入?yún)^(qū)構(gòu)成；所述的第三二極管由所述的第三P+有源注入?yún)^(qū)和所述的第三N阱構(gòu)成；所述的第四二極管由所述的第三P阱和所述的第四N+有源注入?yún)^(qū)構(gòu)成；所述的第一三極管由所述的第二 N阱、第二 P阱和第五P+有源注入?yún)^(qū)構(gòu)成；所述的第二三極管由所述的第二 P阱、第二 N阱和第七N+有源注入?yún)^(qū)構(gòu)成；所述的二極管鏈路由所述的P+/N+多晶硅層構(gòu)成。本發(fā)明瞬態(tài)電壓抑制器的保護(hù)電壓范圍可達(dá)(1. 2 5) V，鉗位電壓范圍為(7 12)V。本發(fā)明的有益技術(shù)效果為(1)本發(fā)明通過基于DTSCR模塊的結(jié)構(gòu)設(shè)計(jì)，使得TVS具有極短的響應(yīng)時(shí)間和相當(dāng)高的浪涌吸收能力，當(dāng)其兩端經(jīng)受瞬間的高能量沖擊時(shí)，TVS能以極快的速度把兩端間的阻抗值由高阻抗變?yōu)榈妥杩梗晕找粋€(gè)瞬間大電流，從而將其兩端電壓箝制在一個(gè)預(yù)定的數(shù)值上，從而保護(hù)后面的電路元件不受瞬態(tài)高壓尖峰脈沖的沖擊。(2)本發(fā)明通過采用三極管與低電容二極管的組合結(jié)構(gòu)，進(jìn)一步降低了 TVS的寄生電容，將寄生效應(yīng)抑制到最低程度，提高了 ESD防護(hù)的響應(yīng)速度和魯棒性，可廣泛應(yīng)用于一些便攜式設(shè)備和高速接口的靜電防護(hù)上。
(3)本發(fā)明中的DTSCR模塊通過N型漏層和N型暈環(huán)層形成N+注入?yún)^(qū)，降低了模塊的觸發(fā)電壓同時(shí)提高了維持電壓，同時(shí)利用P+/N+多晶硅層形成二極管串，進(jìn)一步降低了模塊的觸發(fā)電壓。


圖1為本發(fā)明的結(jié)構(gòu)俯視圖。圖2為圖1沿AA，方向的截面圖。圖3為圖1沿BB，方向的截面圖。圖4(a)為本發(fā)明的等效電路圖，圖4(b)為DTSCR模塊的結(jié)構(gòu)示意圖。圖5為本發(fā)明的防護(hù)路徑示意圖。
具體實(shí)施例方式為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實(shí)施方式
對本發(fā)明的技術(shù)方案及其相關(guān)原理進(jìn)行詳細(xì)說明。如圖1、圖2、圖3所示，一種基于DTSCR的瞬態(tài)電壓抑制器，包括P+襯底層10，P+ 襯底層10上從左到右依次設(shè)有第一 N阱11、第二 N阱12、第二 P阱22和第一 P阱21，第二 N阱12與第二 P阱22相連；P+襯底層12上相對于第一 N阱11的前側(cè)設(shè)有第三N阱13， 相對于第一 P阱21的前側(cè)設(shè)有第三P阱23 ；第一 N阱11上左右分別設(shè)有第一 P+有源注入?yún)^(qū)31和第一 N+有源注入?yún)^(qū)41 ’第一 P阱21上左右分別設(shè)有第二 P+有源注入?yún)^(qū)32和第二 N+有源注入?yún)^(qū)42 ；第三N阱13上左右分別設(shè)有第三P+有源注入?yún)^(qū)33和第三N+有源注入?yún)^(qū)43 ；第三P阱23上左右分別設(shè)有第四P+有源注入?yún)^(qū)；34和第四N+有源注入?yún)^(qū)44 ；第二 N阱12上從左到右依次設(shè)有第五N+有源注入?yún)^(qū)45、第五P+有源注入?yún)^(qū)35、 第六N+有源注入?yún)^(qū)46和N型暈環(huán)層20 ；第二 P阱22上從左到右依次設(shè)有N型暈環(huán)層20、 第六P+有源注入?yún)^(qū)36、第七N+有源注入?yún)^(qū)47和第七P+有源注入?yún)^(qū)37 ；N型暈環(huán)層20上自底向上依次設(shè)有N型漏層30、二氧化硅層40和P+/N+多晶硅層50 ；第六N+有源注入?yún)^(qū) 46與P+/N+多晶硅層50的P+極相連，第六P+有源注入?yún)^(qū)36與P+/N+多晶硅層50的N+ 極相連；第一 P+有源注入?yún)^(qū)31與第二 N+有源注入?yún)^(qū)42通過第一金屬電極61相連；第三 P+有源注入?yún)^(qū)33與第四N+有源注入?yún)^(qū)44通過第二金屬電極62相連；第一 N+有源注入?yún)^(qū)41、第三N+有源注入?yún)^(qū)43、第五N+有源注入?yún)^(qū)45和第五P+有源注入?yún)^(qū)35與電源電極 64相連；第二 P+有源注入?yún)^(qū)32、第四P+有源注入?yún)^(qū)34、第七P+有源注入?yún)^(qū)37和第七N+ 有源注入?yún)^(qū)47與接地電極63相連。本實(shí)施方式中，第一 N阱11、第二 N阱12、第三N阱13、第一 P阱21、第二 P阱22 和第三P阱23的摻雜濃度為8X 1016atom/Cm3，厚度為2. 5um ；P+/N+多晶硅層50的摻雜濃度為3X 1015atom/Cm3 ；二氧化硅層40的厚度為lum。如圖4(a)所示，本實(shí)施方式的瞬態(tài)電壓抑制器的等效電路由四個(gè)二極管和一個(gè) DTSCR模塊構(gòu)成；其中，第一二極管Dl的陰極與DTSCR模塊的輸入端和第三二極管D3的陰極相連并接收外部設(shè)備提供的電源電壓VDD，第一二極管Dl的陽極與第二二極管D2的陰極相連并構(gòu)成瞬態(tài)電壓抑制器的一端1/01，第二二極管D2的陽極與DTSCR模塊的輸出端和第四二極管D4的陽極相連并接地GND，第四二極管D4的陰極與第三二極管D3的陽極相連并構(gòu)成瞬態(tài)電壓抑制器的另一端1/02。如圖4(b)所示，DTSCR模塊由兩個(gè)電阻、兩個(gè)三極管和一條二極管鏈路構(gòu)成；其中，第一三極管Tl的發(fā)射極與第二電阻R2的一端相連并構(gòu)成DTSCR模塊的輸入端，第一三極管Tl的基極與第二電阻R2的另一端、第二三極管T2的集電極和二極管鏈路D的陽極相連，第一三極管Tl的集電極與第一電阻Rl的一端和第二三極管T2的基極相連，第一電阻 Rl的另一端與第二三極管T2的發(fā)射極和和二極管鏈路D的陰極相連并構(gòu)成DTSCR模塊的輸出端。二極管鏈路D由若干個(gè)二極管串聯(lián)而成；其中，任一二極管的陰極與相鄰二極管的陽極相連；二極管鏈路D —端的二極管的陰極和另一端的二極管的陽極分別構(gòu)成二極管鏈路D的陰極和陽極。第一三極管Tl為PNP型三極管，第二三極管T2為NPN型三極管。第一二極管Dl由第一 P+有源注入?yún)^(qū)31和第一 N阱11構(gòu)成；第二二極管D2由第一 P阱21和第二 N+有源注入?yún)^(qū)42構(gòu)成；第三二極管D3由第三P+有源注入?yún)^(qū)33和第三 N阱13構(gòu)成；第四二極管D4由第三P阱23和第四N+有源注入?yún)^(qū)44構(gòu)成；第一三極管Tl由第二 N阱12、第二 P阱22和第五P+有源注入?yún)^(qū)35構(gòu)成；第二三極管T2由第二 P阱22、第二 N阱12和第七N+有源注入?yún)^(qū)47構(gòu)成；二極管鏈路D由P+/N+ 多晶硅層50構(gòu)成。如圖5所示，本實(shí)施方式的瞬態(tài)電壓抑制器可以實(shí)現(xiàn)從一端到另一端的防護(hù)(路徑1)，從任一端到地的防護(hù)(路徑2)以及地到任一端的防護(hù)(路徑3)。當(dāng)ESD來臨時(shí)，以路徑2為例，ESD電流從瞬態(tài)電壓抑制器的另一端1/02流入，首先流過第三二極管D3，經(jīng)過 DTSCR模塊，流向地端GND。利用器件仿真軟件Medici和工藝仿真軟件Tsuprem4對傳統(tǒng)TVS和本實(shí)施方式的 TVS分別進(jìn)行綜合驗(yàn)證比較，并分析兩種TVS結(jié)構(gòu)的寄生電容大小，仿真結(jié)果得出傳統(tǒng)TVS 的寄生電容大小為56. 39pF，而本實(shí)施方式TVS的寄生電容大小為2. 76pF，故本實(shí)施方式的 TVS有效地降低了器件的寄生電容，滿足傳輸接口的高速要求。
權(quán)利要求
1.一種基于DTSCR的瞬態(tài)電壓抑制器，其特征在于包括P+襯底層，所述的P+襯底層上從左到右依次設(shè)有第一 N阱、第二 N阱、第二 P阱和第一 P阱，所述的第二 N阱與第二 P 阱相連；所述的P+襯底層上相對于第一 N阱的前側(cè)設(shè)有第三N阱，相對于第一 P阱的前側(cè)設(shè)有第三P阱；所述的第一 N阱上左右分別設(shè)有第一 P+有源注入?yún)^(qū)和第一 N+有源注入?yún)^(qū)；所述的第一 P阱上左右分別設(shè)有第二 P+有源注入?yún)^(qū)和第二 N+有源注入?yún)^(qū)；所述的第三N阱上左右分別設(shè)有第三P+有源注入?yún)^(qū)和第三N+有源注入?yún)^(qū)；所述的第三P阱上左右分別設(shè)有第四 P+有源注入?yún)^(qū)和第四N+有源注入?yún)^(qū)；所述的第二 N阱上從左到右依次設(shè)有第五N+有源注入?yún)^(qū)、第五P+有源注入?yún)^(qū)、第六N+ 有源注入?yún)^(qū)和N型暈環(huán)層；所述的第二 P阱上從左到右依次設(shè)有N型暈環(huán)層、第六P+有源注入?yún)^(qū)、第七N+有源注入?yún)^(qū)和第七P+有源注入?yún)^(qū)；所述的N型暈環(huán)層上自底向上依次設(shè)有 N型漏層、二氧化硅層和P+/N+多晶硅層；所述的第六N+有源注入?yún)^(qū)與P+/N+多晶硅層的 P+極相連，所述的第六P+有源注入?yún)^(qū)與P+/N+多晶硅層的N+極相連；所述的第一 P+有源注入?yún)^(qū)與所述的第二 N+有源注入?yún)^(qū)通過第一金屬電極相連；所述的第三P+有源注入?yún)^(qū)與所述的第四N+有源注入?yún)^(qū)通過第二金屬電極相連；所述的第一 N+ 有源注入?yún)^(qū)、第三N+有源注入?yún)^(qū)、第五N+有源注入?yún)^(qū)和第五P+有源注入?yún)^(qū)與電源電極相連；所述的第二 P+有源注入?yún)^(qū)、第四P+有源注入?yún)^(qū)、第七P+有源注入?yún)^(qū)和第七N+有源注入?yún)^(qū)與接地電極相連。
2.根據(jù)權(quán)利要求1所述的基于DTSCR的瞬態(tài)電壓抑制器，其特征在于所述的第一 N阱、第二 N阱、第三N阱、第一 P阱、第二 P阱和第三P阱的摻雜濃度為5X10"5 1 X 1017atom/cm3，厚度為 1. 2 3. 5um。
3.根據(jù)權(quán)利要求1所述的基于DTSCR的瞬態(tài)電壓抑制器，其特征在于所述的二氧化硅層的厚度為0.8 1.5um。
4.根據(jù)權(quán)利要求1所述的基于DTSCR的瞬態(tài)電壓抑制器，其特征在于所述的P+/N+多晶硅層的摻雜濃度為5 X IO14 1 X 1016atOm/cm3。
全文摘要
本發(fā)明公開了一種基于DTSCR的瞬態(tài)電壓抑制器，包括P+襯底層，P+襯底層上從左到右依次設(shè)有第一N阱、第二N阱、第二P阱和第一P阱，第二N阱與第二P阱相連；P+襯底層上相對于第一N阱的前側(cè)設(shè)有第三N阱，相對于第一P阱的前側(cè)設(shè)有第三P阱；第一N阱、第一P阱、第二N阱、第二P阱、第三N阱和第三P阱上分別對應(yīng)的設(shè)有P+有源注入?yún)^(qū)、N+有源注入?yún)^(qū)和N型暈環(huán)層；N型暈環(huán)層上自底向上依次設(shè)有N型漏層、二氧化硅層和P+/N+多晶硅層。本發(fā)明通過采用三極管與低電容二極管的組合結(jié)構(gòu)，進(jìn)一步降低了TVS的寄生電容，提高了ESD防護(hù)的響應(yīng)速度和魯棒性，可廣泛應(yīng)用于一些便攜式設(shè)備和高速接口的靜電防護(hù)上。
文檔編號H01L27/02GK102290417SQ20111024400
公開日2011年12月21日 申請日期2011年8月24日 優(yōu)先權(quán)日2011年8月24日
發(fā)明者吳健, 苗萌, 董樹榮, 馬飛 申請人:浙江大學(xué)