專利名稱：包括互連級的集成電路的制作方法
包括互連級的集成電路
背景技術：
在集成電路中，電流典型地經(jīng)由布線區(qū)域內(nèi)的連接路徑(例如經(jīng)由接觸通孔電耦合的互連級的連接布線)從諸如電池引腳的外部引腳流入諸如場效應晶體管(FET)的漏極的半導體器件端子。在半導體功率器件應用中，大電流必須經(jīng)由互連級從外部引腳引導到半導體器件端子。為了滿足半導體功率器件的可靠性和功耗能力的需求，對于滿足這些需求的互連級設計存在需要。由于這些和其他原因，需要本發(fā)明。

發(fā)明內(nèi)容
根據(jù)集成電路的一個實施例，集成電路包括上互連級，該上互連級包括連續(xù)上互連區(qū)域，該連續(xù)上互連區(qū)域包括多個上接觸孔。集成電路還包括下互連級，該下互連級包括連續(xù)下互連區(qū)域，該連續(xù)下互連區(qū)域包括多個下接觸孔。第一接觸通過下接觸孔延伸到上互連區(qū)域且第二接觸通過上接觸孔連接到下互連區(qū)域。根據(jù)集成電路的另一實施例，集成電路至少包括第一、第二、第三和第四互連級。 第一互連級包括電耦合到半導體基板內(nèi)形成的半導體器件的第一端子的多個第一互連區(qū)域且還包括電耦合到半導體器件的第二端子的多個第二互連區(qū)域。第二互連級包括第三互連區(qū)域，該第三互連區(qū)域包括多個第一孔。第三互連級包括第四互連區(qū)域，該第四互連區(qū)域包括多個第二孔。第四互連級包括第一接觸區(qū)域和第二接觸區(qū)域，該第一接觸區(qū)域經(jīng)由第四互連區(qū)域和通過第三互連區(qū)域中的多個第一孔延伸的第一接觸電耦合到第一互連級的第一互連區(qū)域，該第二接觸區(qū)域經(jīng)由第三互連區(qū)域和通過第四互連區(qū)域中的多個第二孔延伸的第二接觸電耦合到第一互連級的第二互連區(qū)域。當閱讀下面的詳細描述且參考附圖時，本領域技術人員將意識到附加特征和優(yōu)
點ο


附圖被包括以提供實施例的進一步理解，附圖結合到本說明書中且構成本說明書的一部分。附圖示出實施例且與說明一起用于解釋實施例的原理。將容易意識到其他實施例和實施例的很多潛在優(yōu)點，因為通過參考下面的詳細描述，它們將變得更好地理解。附圖的元件不必彼此相對地按比例繪制。相似的參考標號指示相應的類似部分。從參考附圖的下面的描述將顯見實施例的特征和優(yōu)點。附圖不必按比例繪制，而是重點強調原理。各種示出的實施例的特征可以以任意方式組合，除非它們彼此排斥。圖IA說明根據(jù)一個實施例的集成電路的上互連級和下互連級的一部分的頂視圖。圖IB說明圖IA的上互連級的頂視圖。圖IC說明圖IA的下互連級的頂視圖。
圖ID說明沿著圖IA的線A-A，的剖面圖。圖IE說明沿著圖IA的線B-B，的剖面圖。圖2A說明根據(jù)另一實施例包括第四互連級的集成電路的一部分的示意性頂視圖。圖2B說明沿著圖2A的線C-C，的剖面圖。圖2C說明沿著圖2A的線D-D，的剖面圖。圖2D說明圖2B中說明的集成電路的一部分的示意性頂視圖。圖2E說明圖2C中說明的集成電路的一部分的示意性頂視圖。
具體實施例方式圖IA說明根據(jù)一個實施例的集成電路100的上互連級105的一部分的頂視圖。上互連級105包括連續(xù)上互連區(qū)域110。上互連區(qū)域110包括其中的多個接觸孔115。集成電路100還包括通過虛線示意性說明的下互連級125。上互連級105和下互連級125在圖IA的示意性說明中疊加。為了在與上互連級105相關的所示元件和與下互連級125相關的所示元件之間更好地區(qū)分，虛線用于說明與下互連級125相關的元件且實線用于說明與上互連級105相關的元件。下互連級125包括連續(xù)下互連區(qū)域130。下互連區(qū)域130包括在其中形成的多個下接觸孔135。第一接觸140通過下接觸孔135延伸到上互連區(qū)域110。第二接觸145通過上接觸孔115延伸到下互連區(qū)域130。根據(jù)一個實施例，第一接觸140中的每一個與下互連區(qū)域130電絕緣且包括由下互連級125的材料形成的一部分。同樣，第二接觸145中的每一個與上互連區(qū)域110電絕緣且包括由上互連級105的材料形成的一部分。根據(jù)一個實施例，第二接觸145中的每一個電耦合到布置在上互連級105上方的接觸區(qū)域，接觸區(qū)域的厚度至少是下互連級125 (圖IA中未示出)的厚度的5至30倍。作為示例，接觸區(qū)域可以通過對諸如Cu層的功率金屬化層進行構圖形成。當在此使用時，術語“電耦合”并不意味著元件必須直接耦合在一起而是可以在 “電耦合”元件之間提供居間元件。根據(jù)一個實施例，功率金屬化層可以具有3Mffl和50Mffl之間的厚度。根據(jù)另一實施例，上互連區(qū)域110電耦合到布置在下互連級125下方的互連級的多個第一導線且下互連區(qū)域130電耦合到布置在下互連級125下方的互連級的多個第二導線，第一和第二導線交替地布置。作為示例，第一導線可以電耦合到半導體器件的一個端子，諸如例如金屬氧化物半導體FET (M0SFET)、橫向雙擴散MOSFET (橫向DM0S)、垂直DM0S、 絕緣柵雙極晶體管(IGBT)的FET的源極/漏極端子或者諸如ESD (靜電放電)保護器件的二極管的陰極/陽極端子，且第二導線可以電耦合到半導體器件的第二端子，諸如FET的源極/漏極端子中的另一個或二極管的陽極/陰極端子中的另一個。根據(jù)一個實施例，下接觸孔135和上接觸孔115以偏移圖案布置。在圖IA中示出的實施例中，上接觸孔115的圖案對應于下接觸孔135的圖案，但是從其偏移。在圖IA中用于說明目的的圖案中，上接觸孔115規(guī)則地彼此布置，沿著第一橫向方向150的上接觸孔115的節(jié)距(pitch) P1等于沿著與第一橫向方向150垂直的第二橫向方向155的上接觸孔 115的節(jié)距Pl。同樣，沿著第一橫向方向150的下接觸孔135的節(jié)距對應于沿著第二橫向方向155的下接觸孔135的節(jié)距，該節(jié)距等于上接觸孔115之間的節(jié)距Pl。應當注意，圖IA 的上和下接觸孔115、135的圖案僅用于說明目的?？梢允褂貌煌趫DIA中示意的上和下接觸孔的圖案。上接觸孔的圖案還可以不同于下接觸孔的圖案，例如，上互連區(qū)域110可以包括比下互連區(qū)域130更多或更少的接觸孔。而且，上和下接觸孔的形狀可以不同于僅用于說明目的的圖IA的方形形狀。圖IB說明包括穿透上互連區(qū)域110的第二接觸145和上接觸孔115的圖IA的上互連級105的頂視圖。圖IC說明包括穿透下互連區(qū)域130的第一接觸140和下接觸孔135的圖IA的下互連級125的頂視圖。圖ID說明沿著圖IA的線AA’的剖面。第二接觸145的底面電接觸下互連區(qū)域 130。通過上互連區(qū)域110中的上接觸孔115延伸的第二接觸145中的每一個包括三個部分。下互連區(qū)域130和上互連區(qū)域110之間的底部160，作為上互連級105的一部分的中部 165以及中部165上的頂部170。頂部170電接觸布置在上互連區(qū)域110上方的互連區(qū)域。 作為示例，頂部170可以電接觸功率金屬接觸區(qū)域。頂部和下部例如均包括諸如W、Al、Ti 、AlSiCu的導電材料。圖IE說明沿著圖A的線BB’的剖面。第一接觸140的頂面電接觸上互連區(qū)域110。 通過下互連區(qū)域130中的下接觸孔135延伸的第一接觸140中的每一個包括三個部分下互連區(qū)域130和上互連區(qū)域110之間的頂部180、作為下互連級125的一部分的中部185以及中部185下方且與中部185接觸的底部190。根據(jù)一個實施例，底部與布置在下互連區(qū)域 130下方的互連級電接觸(例如，使用在該互連級中形成的金屬線)。根據(jù)另一實施例，底部與在半導體基板的表面形成的半導體器件的端子(例如，F(xiàn)ET的源極/漏極或ESD保護器件的陰極/陽極)電接觸。圖ID中說明的底部160和圖IE中說明的頂部180可以同時即在相同的制造工藝中形成。包括諸如Si02、Si3N4的一個或多個電絕緣材料的介電結構布置在圖1A-1E和圖 2A-2E (在圖中未示出)中說明的元件之間。圖1A-1E中說明的實施例以及圖2A-2E中說明的實施例涉及允許增加半導體器件的可靠性和功耗能力的互連級設計。由于可用于相應半導體器件的互連級中的金屬化區(qū)域的減小的損耗，可以經(jīng)由互連級在半導體基板和外部芯片引腳之間有效地引導在半導體器件的第一端子和第二端子之間流動的電流。因為互連級的互連區(qū)域包括使用諸如氧化硅的介電材料填充的多個孔，包括互連級和介電夾層的布線區(qū)域的機械穩(wěn)定性可以改善。作為示例，例如在芯片結合期間，布線區(qū)域可以對于其上施加的機械應力較不敏感，且因而機械應力的劣化(例如應力引起的短路)可以被抵消。圖2A是根據(jù)另一實施例的集成電路200的第四互連級250的一部分的頂視圖。第四互連級250包括第一接觸區(qū)域251和第二接觸區(qū)域252。在一個實施例中，在第一和第二接觸區(qū)域251、252中的每一個上形成一個或多個結合引線。作為示例，第一 /第二接觸區(qū)域251、252可以是用于在集成電路200的半導體基板內(nèi)形成的半導體器件的源極/漏極或陰極/陽極的接觸區(qū)域。根據(jù)一個實施例，第四互連級是功率互連級。功率互連級例如可以具有3Mm和50Mm之間的厚度，且例如可以由包括諸如Cu、Al、AlSiCu的金屬或金屬合金的導電材料形成。圖2B說明沿著圖2A中示出的集成電路200的第一接觸區(qū)域251的線CC’的剖面圖。集成電路200還包括第一至第三互連級210、220、230。第一互連級210布置在包括通過諸如η型和P型半導體區(qū)域的一個或多個半導體區(qū)域形成的半導體器件的諸如硅半導體基板的半導體基板295上方。第二互連級220布置在第一互連級210上方，第三互連級230布置在第二互連級220上方且包括第一接觸區(qū)域251的第四互連級布置在第三互連級230上方。第一互連級210包括經(jīng)由諸如包括例如W、Al、Ti的導電材料的接觸插塞的下級間接觸213電耦合到在半導體基板四5內(nèi)形成的半導體器件的第一端子212的多個第一互連區(qū)域211。根據(jù)一個實施例，第一端子212是諸如M0SFET、橫向DM0S、垂直DM0S、IGBT的 FET的源極和漏極之一。根據(jù)另一實施例，第一端子212是諸如ESD保護器件的二極管的陽極和陰極之一。根據(jù)另一實施例，第一端子212是另一半導體器件的一個端子。第一互連級210還包括經(jīng)由下級間接觸213’電耦合到半導體器件的第二端子216 的多個第二互連區(qū)域214。根據(jù)一個實施例，第二端子216是諸如M0SFET、橫向DM0S、垂直 DMOS,IGBT的FET的源極和漏極中的另一個。根據(jù)另一實施例，第二端子216是諸如ESD保護器件的二極管的陽極和陰極中的另一個。第二互連級220包括第三互連區(qū)域221。第三互連區(qū)域221包括多個第一孔235。 第三互連區(qū)域221經(jīng)由接觸觀9與第二互連區(qū)域214電耦合。而且，第三互連級包括第四互連區(qū)域231。第一接觸區(qū)域251經(jīng)由第四互連區(qū)域231電耦合到第一互連區(qū)域211。尤其是，通過第三互連區(qū)域221中的第一孔235延伸的第一接觸MO電耦合第四互連區(qū)域231和第一互連區(qū)域211。第一接觸MO的頂面與第四互連區(qū)域231電接觸。通過第三互連區(qū)域221 的第一接觸孔235延伸的第一接觸240中的每一個包括三個部分。第三互連級230和第二互連級220之間的頂部觀0、作為第二互連級220的一部分的中部觀5以及位于第一互連級210和第二互連級220之間的底部四0。頂部280和底部290例如均包括諸如W、Al、Ti、 AlSiCu的導電材料。中部285和底部290可以由相同的導電材料或例如以共同處理順序的導電材料的相同組合形成。第一接觸區(qū)域251經(jīng)由上級間接觸觀8電耦合到第四互連區(qū)域 231。圖2B中說明的集成電路200的部分中，僅包括一個上級間接觸觀8。圖2C說明沿著圖2A的集成電路200的第二接觸區(qū)域252的線DD’的剖面圖。第三互連級230的第四互連區(qū)域231包括多個第二孔215。第二接觸區(qū)域252經(jīng)由第三互連區(qū)域221電耦合到第二互連區(qū)域214。具體而言，通過第四互連區(qū)域231中的第二孔215延伸的第二接觸M5電耦合第三互連區(qū)域221和第二接觸區(qū)域252。在圖2B中說明的集成電路200的部分中，僅包括一個第二接觸245和一個第二孔215。第二接觸245的底面與第三互連區(qū)域221電接觸。通過第四互連區(qū)域231的第二孔215延伸的第二接觸M5中的每一個包括三個部分。第二互連級220和第三互連級230 之間的底部沈0、作為第三互連級230的一部分的中部沈5以及位于第三互連級230和第二接觸區(qū)域252之間的頂部270。頂部270和底部260都例如包括諸如W、Al、Ti、AlSiCu的導電材料。頂部270與圖2B中說明的上級間接觸288使用相同的材料或相同材料組合形成。中部265和底部260可以由相同的導電材料或例如以共同處理順序的導電材料的相同組合形成。第三互連區(qū)域221經(jīng)由接觸觀9電耦合到第二互連區(qū)域214。接觸觀9由與圖 2B中說明的第一接觸240的底部290相同的材料或相同的材料組合形成。接觸289和底部 290可以同時即通過相同的制造工藝形成。圖2D說明圖2B中說明的集成電路200的一部分的示意性頂視圖。用于說明目的， 多個級疊加。通過第三互連區(qū)域221中的第一孔235，第一接觸240電耦合第四互連區(qū)域231和第一互連區(qū)域211。第一接觸區(qū)域251 (在圖2D中未示出)經(jīng)由上級間接觸288與第四互連區(qū)域231電耦合。第一端子212 (在圖2D中未示出)經(jīng)由下級間接觸213與第一互連區(qū)域211電耦合。第二端子216 (在圖2D中未示出)經(jīng)由下級間接觸213’與第二互連區(qū)域 214電耦合。圖2E說明圖2C中說明的集成電路200的一部分的示意性頂視圖。用于說明目的， 多個級疊加。通過第三互連區(qū)域221中的第一孔235，第一接觸240電耦合第四互連區(qū)域231和第一互連區(qū)域211。第一端子212 (在圖2D中未示出)經(jīng)由下級間接觸213與第一互連區(qū)域211電耦合。第二接觸區(qū)域252 (在圖2E中未示出)經(jīng)由通過在第四互連區(qū)域231中形成的第二孔215延伸的第二接觸245與第三互連區(qū)域221電耦合。第三互連區(qū)域221經(jīng)由接觸觀9與第二互連區(qū)域214電耦合。第二端子216 (在圖2E中未示出)經(jīng)由下級間接觸 213’與第二互連區(qū)域214電耦合。諸如“下”、“下方”、“下面”、“上”、“上面”等空間相對術語用于簡單描述目的以解釋一個元件相對于第二元件的定位。除了圖中示意的取向之外的不同取向，這些術語旨在包含器件的不同取向。而且，諸如“第一”、“第二”等術語也用于描述各個元件、區(qū)域、部分等且并不旨在限制。貫穿說明書，相似的術語表示相似的元件。當在此使用時，術語“具有”、“含有”、“包括”、“包含”等是開放式術語，指示陳述的元件或特征的存在，但是不排除附加元件或特征。除非上下文明確地不同指明，冠詞“個”、 “一個”和“該”旨在包括復數(shù)和單數(shù)。應當理解，除非明確地不同聲明，此處描述的各個實施例的特征可以彼此組合。盡管此處已經(jīng)說明和描述了特定實施例，本領域技術人員應當理解，在不偏離本發(fā)明的范圍的條件下，各種備選和/或等價實現(xiàn)可以代替示出和描述的特定實施例。本申請旨在覆蓋此處討論的特定實施例的適應或變型。因此，旨在表明，本發(fā)明僅由權利要求及其等價限制。
權利要求
1.一種集成電路，包含至少第一、第二、第三和第四互連級；其中第一互連級包括電耦合到半導體基板內(nèi)形成的半導體器件的第一端子的多個第一互連區(qū)域且還包括電耦合到半導體器件的第二端子的多個第二互連區(qū)域；第二互連級包括第三互連區(qū)域，該第三互連區(qū)域包括多個第一孔；第三互連級包括第四互連區(qū)域，該第四互連區(qū)域包括多個第二孔；第四互連級包括第一接觸區(qū)域和第二接觸區(qū)域，該第一接觸區(qū)域經(jīng)由第四互連區(qū)域和通過第三互連區(qū)域中的多個第一孔延伸的第一接觸電耦合到第一互連級的第一互連區(qū)域， 該第二接觸區(qū)域經(jīng)由第三互連區(qū)域和通過第四互連區(qū)域中的多個第二孔延伸的第二接觸電耦合到第一互連級的第二互連區(qū)域。
2.根據(jù)權利要求1所述的集成電路，其中該第一互連區(qū)域包括彼此平行延伸的第一金屬線且該第二互連區(qū)域包括彼此平行延伸的第二金屬線，該第一和第二金屬線彼此交替地布置。
3.根據(jù)權利要求1所述的集成電路，還包含第一接觸區(qū)域上的第一結合引線和第二接觸區(qū)域上的第二結合引線。
4.根據(jù)權利要求1所述的集成電路，其中第四互連級包括具有3Mm和50Mm之間的厚度的金屬層。
5.根據(jù)權利要求1所述的集成電路，其中第四互連級和第一互連級之間的厚度比在5 至30之間。
6.根據(jù)權利要求1所述的集成電路，其中第四互連級包括Cu。
7.根據(jù)權利要求1所述的集成電路，其中沿著橫向方向的第一孔之間的節(jié)距對應于沿著相同橫向方向的第二孔之間的節(jié)距。
8.根據(jù)權利要求7所述的集成電路，其中第三互連區(qū)域中的第一孔和第四互連區(qū)域中的第二孔以偏移圖案布置。
9.根據(jù)權利要求1所述的集成電路，其中第一端子是FET的源極端子且第二端子是 FET的漏極端子。
10.根據(jù)權利要求9所述的集成電路，其中FET是橫向DMOS功率晶體管。
11.根據(jù)權利要求1所述的集成電路，其中第一端子是二極管的陽極端子且第二端子是二極管的陰極端子。
12.根據(jù)權利要求4所述的集成電路，其中互連級的數(shù)目是4。
13.根據(jù)權利要求1所述的集成電路，其中半導體器件在半導體基板的第一有源區(qū)域內(nèi)形成，且其中第三和第四互連區(qū)域中的每一個至少覆蓋80%的第一有源區(qū)域。
14.根據(jù)權利要求1所述的集成電路，還包含包括硅的氧化物的多個介電夾層，且其中第一至第三互連級中的每一個包括Al。
15.根據(jù)權利要求1所述的集成電路，其中第一接觸中的每一個與第三互連區(qū)域電絕緣且包括由第三互連級的材料形成的一部分，且第二接觸中的每一個與第四互連區(qū)域電絕緣且包括由第四互連級的材料形成的一部分。
16.根據(jù)權利要求1所述的集成電路，其中第三和第四互連區(qū)域中的每一個是連續(xù)區(qū)域。
17.一種集成電路，包含包括連續(xù)上互連區(qū)域的上互連級，該連續(xù)上互連區(qū)域包括多個上接觸孔；包括連續(xù)下互連區(qū)域的下互連級，該連續(xù)下互連區(qū)域包括多個下接觸孔；通過下接觸孔延伸到上互連區(qū)域的第一接觸；以及通過上接觸孔延伸到下互連區(qū)域的第二接觸。
18.根據(jù)權利要求17所述的集成電路，其中第一接觸中的每一個與下互連區(qū)域電絕緣且包括由下互連級的材料形成的一部分，且第二接觸中的每一個與上互連區(qū)域電絕緣且包括由上互連級的材料形成的一部分。
19.根據(jù)權利要求17所述的集成電路，其中第二接觸中的每一個電耦合到布置在上互連級上方的接觸區(qū)域，接觸區(qū)域的厚度是下互連級的厚度的至少5至30倍。
20.根據(jù)權利要求17所述的集成電路，其中上互連區(qū)域電耦合到布置在下互連級下方的互連級的多個第一導線，且下互連區(qū)域電耦合到布置在下互連級下方的互連級的多個第二導線，第一和第二導線彼此交替地布置。
21.根據(jù)權利要求17所述的集成電路，其中下接觸孔和上接觸孔以偏移圖案布置。
22.根據(jù)權利要求17所述的集成電路，其中下互連區(qū)域電耦合到FET的源極且上互連區(qū)域電耦合到FET的漏極。
23.根據(jù)權利要求17所述的集成電路，其中包括上互連級和下互連級的互連級的數(shù)目是4。
全文摘要
包括互連級的集成電路。此處描述的集成電路包括上互連級，該上互連級包括連續(xù)上互連區(qū)域，該連續(xù)上互連區(qū)域包括多個上接觸孔。該集成電路還包括下互連級，該下互連級包括連續(xù)下互連區(qū)域，該連續(xù)下互連區(qū)域包括多個下接觸孔。第一接觸通過下接觸孔延伸到上互連區(qū)域且第二接觸通過上接觸孔連接到下互連區(qū)域。
文檔編號H01L23/522GK102376710SQ201110246308
公開日2012年3月14日 申請日期2011年8月24日 優(yōu)先權日2010年8月24日
發(fā)明者芬克 B., 佐杰爾 G., 吉特勒 H. 申請人:英飛凌科技股份有限公司