專利名稱：鰭狀晶體管與其制作方法
技術領域：
本發(fā)明涉及一種鰭狀晶體管以及其制作方法，特別來說，是涉及一種具有嵌入式鰭狀結構的鰭狀晶體管以及其制作方法。
背景技術：
近年來，隨著各種消費性電子產品不斷的朝小型化發(fā)展，半導體元件設計的尺寸亦不斷縮小，以符合高集成度、高效能和低耗電的潮流以及產品需求。然而，隨著電子產品的小型化發(fā)展,現(xiàn)有的平面晶體管(planar transistor)已經無法滿足產品的需求。因此，目前發(fā)展出一種非平面晶體管(non-planar)的鰭狀晶體管(Fin-FET)技術，其具有立體的柵極溝道(channel)結構，可有效減少基底的漏電、降低短溝道效應，并具有較高的驅動電流。但由于鰭狀晶體管是屬于立體的結構，較傳統(tǒng)結構復雜，制造難度也偏高，一般通常是在娃絕緣(silicon-on-insulator, SOI)基底上形成,若·要相容于現(xiàn)有的硅基底工藝則有一定的難度。因此，還需要一種新穎的鰭狀晶體管裝置的制作方法。

發(fā)明內容
本發(fā)明于是提出一種鰭狀晶體管結構以及其制作方法，可應用于一般硅基底，且具有良好的廣品品質。根據(jù)實施例，本發(fā)明提供一種鰭狀晶體管的制作方法。首先提供基底，并在基底上形成掩模層。接著于掩模層以及基底中形成第一溝槽，并在第一溝槽中形成半導體層。然后移除掩模層，使得半導體層形成鰭狀結構嵌入在基底中且突出于基底上。最后，形成柵極于鰭狀結構上。根據(jù)另一實施例，本發(fā)明提供了一種鰭狀晶體管的結構，包括基底、鰭狀結構、柵極介電層以及柵極層。鰭狀結構嵌入在基底中，并突出于基底上。柵極介電層覆蓋在鰭狀結構的表面，且柵極覆蓋在柵極介電層上。本發(fā)明以選擇性外延生長工藝來形成鰭狀結構，配合漸縮角度的側壁以及循環(huán)退火工藝，可以確保轄狀結構的品質，進而提聞廣品的良率。另一方面，相較于已知轄狀晶體管大多在硅絕緣基底上形成，本發(fā)明提供的方法可在一般硅基底上操作，更增加了工藝的彈性。


圖I至圖11繪示了本發(fā)明鰭狀晶體管的制作方法示意圖。圖12繪示了本發(fā)明鰭狀晶體管的結構示意圖。附圖標記說明300 基底314 底部抗反射層302 物質層316 圖案化光致抗蝕劑層
304掩模層318第二溝槽306底部抗反射層320絕緣層308圖案化光致抗蝕劑層321淺溝槽隔離310第一溝槽322柵極介電層312半導體層324柵極層313鰭狀結構326鰭狀晶體管313a源極區(qū)328有源區(qū)
313b漏極區(qū)
具體實施例方式為使本領域一般技術人員能更進一步了解本發(fā)明，下文特列舉本發(fā)明的數(shù)個優(yōu)選實施例，并配合附圖，詳細說明本發(fā)明的構成內容及所欲達成的功效。首先，請參考圖12，所繪示為本發(fā)明鰭狀晶體管的結構示意圖。如圖12所示，本發(fā)明的鰭狀晶體管326設置于被淺溝槽隔離321所包圍的有源區(qū)中。鰭狀晶體管326包括基底300、至少一鰭狀結構(fin structure) 313、物質層302、柵極介電層322以及柵極層324。基底300例如是一塊硅基底(bulk silicon)或鍺(Ge)基底，也可以是硅絕緣(silicon-on-insulator, SOI)基底。物質層302設置于基底300上方，在本發(fā)明優(yōu)選實施例中，物質層302包括二氧化硅(SiO2)。鰭狀結構313嵌入(embedded)在基底300中，并通過物質層302而突出于基底300上方，且每個鰭狀結構313大體上沿著I方向延伸并彼此平行于X方向。如圖12所示，各鰭狀結構313具有寬度W，在z方向上突出于物質層302的高度為Hl，位于物質層302中的厚度為H2，位于基底300中的深度為H3。于本發(fā)明的優(yōu)選實施例中，W大體上介于100埃至200埃之間，Hl視產品設計可以約為0. 5倍的W，或0. 5倍至兩倍的W，或是大于兩倍的W，H2大體上會大于等于W，H3大體上介于100埃至500埃之間。此外，本發(fā)明的鰭狀結構313具有朝向基底300漸縮的結構。優(yōu)選者，該漸縮的角度Θ小于30度。鰭狀結構313例如是硅層、鍺層(Ge)、硅鍺層(SiGe)或上述的組合。鰭狀結構313可進一步包括源極區(qū)313a以及漏極區(qū)313b，兩者被柵極層324所分開，并包括適當電性與摻雜濃度的摻質。柵極層324設置于柵極介電層322上，并沿著x方向延伸而覆蓋至少一鰭狀結構313。柵極層324可以包括各種導電材料，例如是多晶硅或者是金屬。柵極介電層322設置于鰭狀結構313以及柵極層324之間，并覆蓋在鰭狀結構313的表面，詳細來說，柵極介電層322會設置于突出于物質層302上方部分(即具有Hl高度的區(qū)域)的鰭狀結構313的側壁及/或頂面。柵極介電層322可以是例如二氧化硅或者是高介電常數(shù)介電層。高介電常數(shù)介電層例如可選自氧化鉿(hafnium oxide, HfO2)、娃酸鉿氧化合物(hafniumsilicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, Hf Si ON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide,Ta2O5)、氧化 乙(yttrium oxide，Y2O3)、氧化錯(zirconium oxide，ZrO2)、欽酸銀(strontiumtitanate oxide, SrTiO3)、娃酸錯氧化合物(zirconium silicon oxide, ZrSiO4)、錯酸給(hafnium zirconium oxide, HfZrO4)、,思秘組氧化物(strontium bismuth tantalate,SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate, PbZrxTi1^O3, PZT)與欽酸鋇銀(barium strontium titanate, BaxSr1^TiO3, BST)所組成的群組?？梢岳斫獾氖?，前述X方向、y方向以及z方向僅為相對位置的參考，若將基板300沿逆時針或順時針旋轉90度，例如使鰭狀結構313沿著X方向延伸并彼此平行于y方向，而柵極層324沿著y方向延伸，其排列方式仍為本發(fā)明的等同變化與修飾，皆應屬本發(fā)明的涵蓋范圍。為了增加鰭狀晶體管326的電性表現(xiàn)，本發(fā)明還提供了下列實施示例。于本發(fā)明的實施例中，鰭狀晶體管326還可包括硅應力層 (圖未示)設置于鰭狀結構313以及柵極介電層322之間，例如設置于鰭狀結構313的側壁或者頂面。于另一實施例中，若鰭狀結構313包括伸張硅鍺層(relaxed SiGe)，還可以設置第二硅鍺層(圖未示)于鰭狀結構313與柵極介電層322之間，且第二硅鍺層中鍺的含量大于鰭狀結構313中鍺的含量。請參考圖I至圖11，所繪示為本發(fā)明鰭狀晶體管的制作方法示意圖，其沿著圖12中的AA’切線所繪制。如圖I所示，首先提供基底300，例如硅基底。接著在基底300上依序形成物質層302以及掩模層304。于本發(fā)明優(yōu)選實施例中，物質層302的材料包括二氧化硅(SiO2)，而掩模層304的材料則包括氮化硅(SiN)。如圖2所示，在掩模層304上形成圖案化光致抗蝕劑層308，用以定義各鰭狀結構313的位置。于優(yōu)選實施例中，圖案化光致抗蝕劑層308與掩模層304之間可以選擇性地形成單層或多層結構的底部抗反射層(bottom anti reflection coating, BARC) 306 ;而于另一實施例中，也可以不用形成底部抗反射層306。如圖3所示，以圖案化光致抗蝕劑層308為掩模進行至少一蝕刻工藝。此蝕刻工藝會移除未被圖案化光致抗蝕劑層308覆蓋的掩模層304、物質層302，并進一步蝕刻至基底300，而形成多個第一溝槽310。于本發(fā)明優(yōu)選實施例中，第一溝槽310具有漸縮(tapered)的側壁，且該漸縮角度小于30度。接著，移除圖案化光致抗蝕劑層308以及抗反射層306。如圖4所示，以基底300為晶種層進行選擇性外延生長工藝(selectiveepitaxial growth),以在每個第一溝槽 310 中形成半導體層(semiconductor layer) 312。半導體層312會由第一溝槽310的底部生長，并向上生長超過掩模層304的頂面。于本發(fā)明的實施例中，半導體層312例如包括硅層(Si)、鍺層(Ge)、硅鍺層(SiGe)或上述的組合。半導體層312亦可具有一層或多層的結構，并具有適當?shù)膽?。一般而言，若基?00為娃基底，當進行選擇性外延生長鍺層或娃鍺層時，位錯(dislocation)等的晶格缺陷通常發(fā)生在相對硅(001)面為30度的位置。以圖12為例，硅(001)面平行于硅基底300的表面(X軸方向)，漸縮角度即為漸縮側壁與z軸的夾角Θ。在進行選擇性外延生長工藝時，由于第一溝槽310具有漸縮的側壁，且該漸縮角度Θ小于30度，故半導體層312中的位錯(dislocation)等的晶格缺陷會沿著第一溝槽310的漸縮側壁逐漸往上移動。當位錯往上移動至二氧化娃的物質層302時,位錯會因為高寬比陷捕(aspect ratio trapping, ART)現(xiàn)象而被物質層302吸收。因此，本發(fā)明的半導體層312能免除位錯的產生，而具有優(yōu)選的品質。值得注意的是，雖然晶格缺陷易發(fā)生的位置會隨著基底300與半導體層312外延材料改變，但由于半導體主要的基底300與半導體層312的外延材料多為鉆石狀結構(Diamondstructure)，位錯等的晶格缺陷仍通常發(fā)生在相對硅(001)面為30度的位置，因此本發(fā)明使用具有小于30度的漸縮側壁，能克服大部分的晶隔缺陷問題。于本發(fā)明另一實施例中，在進行完選擇性外延生長后，還可以進行循環(huán)退火工藝(cyclic thermal annealing, CTA),包括先進行高溫退火步驟,再進行低溫退火步驟,并持續(xù)數(shù)個循環(huán)。于本發(fā)明的實施例中，高溫退火是在攝氏850度至950度中持續(xù)5分鐘，優(yōu)選為900度，低溫退火是在350度至450度中持續(xù)5分鐘，優(yōu)選為400度，并循環(huán)多次例如為3次。由于半導體層312和基底300之間的熱膨脹系數(shù)(thermal expansion coefficient)不同，因此進行循環(huán)退火工藝 可以促使半導體層312中的位錯更加往物質層302的方向移動，進而降低位錯等的晶格缺陷的產生。如圖5所示,接著進行平坦化步驟,例如是化學機械拋光(chemical mechanicalpolish, CMP)工藝，以將掩模層304頂面上的半導體層312去除，使得半導體層312和掩模層304齊高。在此步驟中，半導體層312于是構成了多個鰭狀結構(fin structure) 313。每個鰭狀結構313大體上彼此平行，且設置于各第一溝槽310中，突出于基底300上并與掩模層304齊高。如圖6所示，在掩模層304上形成選擇性的底部抗反射層314以及圖案化光致抗蝕劑層316，以定義出有源區(qū)328以及包圍有源區(qū)328的淺溝槽隔離的位置，其中鰭狀結構313會位于有源區(qū)328中。接著，如圖7所示，以圖案化光致抗蝕劑層316為掩模進行蝕刻工藝，以移除未被圖案化光致抗蝕劑層316覆蓋的掩模層304、物質層302，并進一步蝕刻至基底300，并在基底300中形成多個第二溝槽318。第二溝槽318的深度會大于第一溝槽310的深度，在實施例中，第二溝槽318的深度大體上介于2000埃至3000埃。然后，移除圖案化光致抗蝕劑層316以及抗反射層314。如圖8所示，在基底300上全面形成絕緣層320，使其至少填滿各第二溝槽318。形成絕緣層320的方式例如是沉積工藝,包括等離子體增強化學氣相沉積(plasma-EnhancedCVD，PECVD)等。絕緣層320例如是二氧化硅層。接著如圖9所示，進行平坦化工藝以去除位于掩模層304上方的絕緣層320。然后再進行回蝕刻工藝以移除第二溝槽318中的部分絕緣層320，使得絕緣層320的高度略高于物質層302，而形成了多個淺溝槽隔離321。值得注意的是，前述實施例中圖I至圖4是形成鰭狀結構313后，在圖5至圖8中再形成淺溝槽隔離321。而于本發(fā)明另一實施例中，亦可先形成淺溝槽隔離321后，再形成鰭狀結構313。如圖10所示，進行蝕刻工藝以將掩模層304去除。于本發(fā)明實施例中，當掩模層304為氮化硅時，可利用熱磷酸加以去除。于本發(fā)明的實施例中，還可以在鰭狀結構313的側壁或頂面形成硅應力層(圖未示)。而于另一實施例中，若鰭狀結構313包括伸張硅鍺層(relaxed SiGe)，還可以在鰭狀結構313上形成第二硅鍺層(圖未示)，且第二硅鍺層中鍺的含量大于鰭狀結構313中鍺的含量。最后如圖11所示，在基底300上形成柵極介電層322覆蓋在各鰭狀結構313上，柵極介電層322可以是例如二氧化硅或者是高介電常數(shù)介電層。然后，在柵極介電層322上形成柵極層324，柵極層324可以包括各種導電材料，例如是多晶硅或者是金屬。后續(xù)，在圖案化柵極層324使的形成所需的柵極結構之后，再進行離子注入工藝以在鰭狀結構313中形成如圖12的源極區(qū)313a以及漏極區(qū)313b。通過上述步驟，即可形成了如圖12的結構。于本發(fā)明的實施例中，還可在鰭狀晶體管326上形成內層介電層(inter-layer dielectric,ILD)(圖未示)，并在內層介電層中形成適當?shù)慕佑|洞(圖未示)，以作為和外部電路的輸出/輸入溝道。本領域的人應可了解前述實施例即為「先柵極(gate-first)工藝」。而本發(fā)明亦可使用于「后柵極(gate last)工藝」，舉例來說，在另外一實施例中，此柵極層324可以是犧牲柵極(sacrifice gate),在形成了內層介電層后,可進一步將此犧牲柵極層324移除，并另外再形成低電阻的柵極(圖未示)，例如是金屬柵極，而完成后柵極工藝。值得注意的是，圖12中的鰭狀結構313中寬度W，高度Hl、高度H2以及高度H3可在前述工藝中透過控制不同參數(shù)而得。舉例來說，寬度W以及高度H3是在圖3中形成的第一溝槽310來決定，而高度Hl和高度H2是在圖I中掩模層304和物質層302的厚度來決定。由于可調整工藝的參數(shù)來決定寬度W以及高度Hl的比例，故本發(fā)明可以視產品設計而形成不同電性的非平面晶體管(non-planer transistor),例如FIN-FET (當Hl大于等于兩倍W時)、trigate (當Hl大約為I倍W時)或者segment_FET (當Hl大約為O. 5倍W時)。此外，本發(fā)明以選擇性外延生長工藝來形成鰭狀結構，配合漸縮角度的側壁以及循環(huán)退火工藝，可以確保轄狀結構的品質，進而提聞廣品的良率。另一方面，相較于已知轄狀晶體管大多在硅絕緣基底上形成，本發(fā)明提供的方法可在一般硅基底上操作，更增加了工藝 的彈性。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的等同變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種形成鰭狀晶體管的方法，包括 提供基底； 于該基底上形成掩模層； 于該掩模層以及該基底中形成第一溝槽； 于該第一溝槽中形成半導體層； 移除該掩模層，使得該半導體層形成鰭狀結構嵌入在該基底中且突出于該基底上；以及 形成柵極覆蓋在該鰭狀結構上。
2.如權利要求I所述的形成鰭狀晶體管的方法，還包括形成淺溝槽隔離以定義有源區(qū)。
3.如權利要求2所述的形成鰭狀晶體管的方法，其中先形成該淺溝槽隔離，再移除該掩模層。
4.如權利要求I所述的形成鰭狀晶體管的方法，其中形成該半導體層的方法包括選擇性外延生長工藝。
5.如權利要求I所述的形成鰭狀晶體管的方法，其中形成該半導體層的方法包括循環(huán)退火工藝。
6.如權利要求I所述的形成鰭狀晶體管的方法，還包括在該基底以及該掩模層之間形成物質層。
7.如權利要求6所述的形成鰭狀晶體管的方法，其中該物質層包括二氧化硅。
8.如權利要求I所述的形成鰭狀晶體管的方法，其中該半導體層包括硅層、鍺層、硅鍺層或上述的組合。
9.一種形成鰭狀晶體管的方法，包括 提供基底； 于該基底上形成掩模層； 于該掩模層以及該基底中形成第一溝槽； 于該第一溝槽中形成半導體層； 形成淺溝槽隔離以定義有源區(qū)，其中該半導體層設置于該有源區(qū)中； 形成該淺溝槽隔離后，移除該掩模層，使得該半導體層形成鰭狀結構嵌入在該基底中且突出于該基底上； 形成柵極于該鰭狀結構上。
10.如權利要求9所述的形成鰭狀晶體管的方法，其中形成該半導體層的方法包括選擇性外延生長工藝。
11.如權利要求9所述的形成鰭狀晶體管的方法，其中形成該半導體層的方法包括循環(huán)退火工藝。
12.如權利要求9所述的形成鰭狀晶體管的方法，還包括在該基底以及該掩模層之間形成物質層。
13.如權利要求12所述的形成鰭狀晶體管的方法，其中該物質層包括二氧化硅。
14.如權利要求9所述的形成鰭狀晶體管的方法，其中該半導體層包括硅層、鍺層、硅鍺層或上述的組合。
15.—種鰭狀晶體管,包括 基底； 鰭狀結構，嵌入在該基底中，該鰭狀結構突出于該基底上； 柵極介電層，覆蓋在該鰭狀結構的表面；以及 柵極，覆蓋在該柵極介電層上。
16.如權利要求15所述的鰭狀晶體管，其中該鰭狀結構包括硅層、鍺層、硅鍺層或上述的組合。
17.如權利要求15所述的鰭狀晶體管，其中該鰭狀結構具有朝向基底漸縮的結構。
18.如權利要求15所述的鰭狀晶體管，還包括硅應力層，該應力層設置于該鰭狀結構與該柵極介電層之間。
19.如權利要求15所述的鰭狀晶體管，其中該鰭狀結構包括伸張硅鍺層，且該鰭狀晶體管還包括第二硅鍺層設置于該鰭狀結構與該柵極介電層之間，且該第二硅鍺層中鍺的含量大于該鰭狀結構中鍺的含量。
20.如權利要求15所述的鰭狀晶體管，其中該鰭狀結構包括伸張硅鍺層，且該鰭狀晶體管還包括硅應力層設置于該鰭狀結構的側壁。
全文摘要
本發(fā)明提供一種鰭狀晶體管與其制作方法。該制作方法首先提供基底，并在基底上形成掩模層。接著于掩模層以及基底中形成第一溝槽，并在第一溝槽中形成半導體層。然后移除掩模層，使得半導體層形成鰭狀結構嵌入在基底中且突出于基底上。最后，形成柵極于鰭狀結構上。
文檔編號H01L29/78GK102956466SQ20111024935
公開日2013年3月6日 申請日期2011年8月26日 優(yōu)先權日2011年8月26日
發(fā)明者蔡振華, 黃瑞民, 戴圣輝, 林俊賢 申請人:聯(lián)華電子股份有限公司