專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地，涉及一種具有背柵隔離區(qū)的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
集成電路技術(shù)的一個重要發(fā)展方向是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產(chǎn)生短溝道效應(yīng)。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。在MOSFET中，一方面希望提高器件的閾值電壓以抑制短溝道效應(yīng)，另一方面也可能希望減小器件的閾值電壓以降低功耗，例如在低電壓供電應(yīng)用、或同時使用P型和N型MOSFET的應(yīng)用中。溝道摻雜是調(diào)節(jié)閾值電壓的已知方法。然而，如果通過增加溝道區(qū)的雜質(zhì)濃度來提高器件的閾值電壓，則載流子的遷移率變小，引起器件性能變劣。并且，溝道區(qū)中高摻雜的離子可能與源區(qū)和漏區(qū)和溝道區(qū)鄰接區(qū)域的離子中和，使得所述鄰接區(qū)域的離子濃度降低，引起器件電阻增大。Yan 等人在"Scaling the Si MOSFET :From bulk to SOI to bulk" , IEEETrans. Elect. Dev.，Vol. 39, p. 1704，1992年7月中提出，在SOI型(絕緣層上半導(dǎo)體)MOSFET中，通過在絕緣埋層的下方設(shè)置接地面(即接地的背柵)抑制短溝道效應(yīng)。在晶片上集成多個MOSFET的情形下，可以在多個MOSFET的絕緣埋層下面設(shè)置施加有不同偏置電場的背柵，以分別調(diào)節(jié)各個MOSFET的閾值電壓。但是，在器件尺寸不斷減小的趨勢下，要保證相鄰MOSFET器件的背柵之間的電絕緣成為當(dāng)前亟待解決的問題。進一步，要保證相鄰MOSFET器件的導(dǎo)電通道之間的電絕緣也變得困難。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種具有背柵隔離區(qū)的半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件在背柵的下面還形成有背柵隔離區(qū)，使得相鄰MOSFET的背柵導(dǎo)電通道通過背柵和背柵隔離區(qū)形成的PNP結(jié)或NPN結(jié)實現(xiàn)電絕緣。根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體器件，所述半導(dǎo)體器件包括S0I晶片，其包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上；在301晶片中形成的相鄰的M0SFET，每個所述MOSFET包括形成于所述半導(dǎo)體襯底中的各自的背柵；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET ;其中，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導(dǎo)體襯底中的公共背柵隔離區(qū)，所述公共背柵隔離區(qū)與所述相鄰的MOSFET的背柵之間形成PNP結(jié)或NPN 結(jié)。其中，所述淺溝槽隔離包括向下延伸至半導(dǎo)體襯底中的第一部分，用于隔開相鄰的MOSFET的背柵；在絕緣埋層上方橫向延伸的第二部分，用于隔開相鄰的MOSFET的半導(dǎo)體層以限定MOSFET的有源區(qū)域；所述第一部分的寬度小于所述第二部分的寬度?？蛇x的，所述背柵鄰接于所述絕緣埋層?？蛇x的，所述背柵與所述絕緣埋層相隔一定距離。其中，每個所述MOSFET還包括柵疊層，位于所述半導(dǎo)體層上；源區(qū)和漏區(qū)，形成于所述半導(dǎo)體層中且位于所述柵疊層外側(cè)；溝道區(qū)，形成于所述半導(dǎo)體層中且夾在所述源 區(qū)和漏區(qū)之間。并且，每個所述MOSFET還包括與所述源區(qū)和漏區(qū)電連接的源/漏導(dǎo)電通道，以及與所述背柵電連接的背柵導(dǎo)電通道。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件的制造方法，所述方法包括以下步驟提供SOI晶片，所述SOI晶片包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上；在SOI晶片中形成淺溝槽隔離以隔開相鄰的MOSFET ;在501晶片中形成相鄰的M0SFET，每個所述MOSFET包括形成于所述半導(dǎo)體襯底中的各自的背柵，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導(dǎo)體襯底中的公共背柵隔離區(qū)，所述公共背柵隔離區(qū)與所述相鄰的MOSFET的背柵之間形成PNP結(jié)或NPN結(jié)。其中，所述形成相鄰的MOSFET的步驟包括用第一摻雜劑對所述半導(dǎo)體襯底進行較深的第一離子注入以在半導(dǎo)體襯底的較深位置形成所述公共背柵隔離區(qū)；用第二摻雜劑對所述半導(dǎo)體襯底進行較淺的第二離子注入以在半導(dǎo)體襯底的較淺位置形成所述背柵，所述第二摻雜劑與所述第一摻雜劑是相反的類型。其中，所述形成淺溝槽隔離的步驟包括對SOI晶片進行構(gòu)圖以形成淺溝槽隔離的第一部分，該第一部分向下延伸至半導(dǎo)體襯底中以達到隔開相鄰的MOSFET的背柵的深度；繼續(xù)對SOI晶片進行構(gòu)圖以形成淺溝槽隔離的第二部分，該第二部分在絕緣埋層上方橫向延伸以隔開相鄰的MOSFET的半導(dǎo)體層；所述第一部分的寬度小于所述第二部分的寬度。其中，所述形成兩個相鄰的MOSFET的步驟包括在所述半導(dǎo)體層上形成柵疊層；以及在所述半導(dǎo)體層中位于所述柵疊層外側(cè)的位置形成源區(qū)和漏區(qū)。進一步，所述形成相鄰的MOSFET的步驟包括形成與所述源區(qū)和漏區(qū)電連接的源/漏導(dǎo)電通道；以及形成與所述背柵電連接的背柵導(dǎo)電通道。如上所述，本發(fā)明形成了一種具有公共背柵隔離區(qū)的M0SFET，該MOSFET器件在背柵的下面還形成有公共背柵隔離區(qū)，背柵及公共背柵隔離區(qū)具有不同的摻雜類型。結(jié)果，使得相鄰MOSFET器件之間除了通過淺溝槽隔離實現(xiàn)背柵隔離之外，還進一步通過兩個相鄰MOSFET器件的背柵及公共背柵隔離區(qū)之間形成的PNP結(jié)或NPN結(jié)進行隔離。進而，使得相鄰MOSFET器件的背柵導(dǎo)電通道之間通過PNP結(jié)或NPN結(jié)實現(xiàn)電絕緣。相比于現(xiàn)有技術(shù)的M0SFET，這種器件結(jié)構(gòu)具有更好的絕緣效果，大大降低了器件被意外擊穿的可能性。此外，在淺溝槽隔離的同一側(cè)，可以連接施加有相同背柵電壓的器件，從而這些器件的淺溝槽隔離不必要延伸到襯底中。結(jié)果，能夠節(jié)省導(dǎo)電通道的占用面積。


圖I至圖11示意性地示出了根據(jù)本發(fā)明的制造MOSFET的方法的各個階段的截面圖。
具體實施例方式以下將參照附圖更詳細地描述本發(fā)明。在各個附圖中，為了清楚起見，附圖中的各個部分沒有按比例繪制。在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。除非在下文中特別指出，半導(dǎo)體器件中的各個部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。在本申請中，術(shù)語“半導(dǎo)體結(jié)構(gòu)”指在經(jīng)歷制造半導(dǎo)體器件的各個步驟后形成的半導(dǎo)體襯底和在半導(dǎo)體襯底上已經(jīng)形成的所有層或區(qū)域。 根據(jù)本發(fā)明的優(yōu)選實施例，執(zhí)行圖I至圖11所示的制造MOSFET的以下步驟。參見圖1，作為初始結(jié)構(gòu)的半導(dǎo)體襯底是常規(guī)的SOI晶片，從下至上依次包括半導(dǎo)體襯底I、絕緣埋層2和半導(dǎo)體層3。半導(dǎo)體層3的厚度例如約為5nm-20nm，如10nm、15nm，并且，絕緣埋層2的厚度例如約為5nm-30nm,如10nm、15nm、20nm或25nm。其中所述絕緣埋層2可以是氧化物埋層(BOX)、氮氧化物埋層或其他的絕緣埋層。在一個優(yōu)選實施例中，絕緣埋層可以采用超薄氧化物埋層(UT-BOX)。半導(dǎo)體襯底I可被用于提供MOSFET的背柵。半導(dǎo)體襯底I材料可為體硅、或SiGe、Ge等IV族半導(dǎo)體材料、或III族-V族化合物半導(dǎo)體(如，砷化鎵)材料。半導(dǎo)體層3例如由選自IV族半導(dǎo)體(如，硅、鍺或硅鍺)或III族-V族化合物半導(dǎo)體(如，砷化鎵)的半導(dǎo)體材料組成，本實施例中，半導(dǎo)體層3可為單晶Si或SiGe。半導(dǎo)體層3將用于提供MOSFET的源區(qū)和漏區(qū)以及溝道區(qū)。如圖I所示，在SOI晶片上依次沉積形成氧化物(如氧化硅)層4和氮化物(如氮化硅)層5。例如，氧化物層約為5-20nm厚，氮化物層約為30-100nm厚。該氧化物層和氮化物層在隨后的化學(xué)機械拋光或化學(xué)機械拋光CMP(Chemical-mechanical polish)步驟中將用作硬掩模層。另外，在氮化物層上形成構(gòu)圖的光刻膠掩模PRl光刻膠，未被光刻膠掩模PRl覆蓋的區(qū)域?qū)?yīng)于要形成淺溝槽隔離的一部分。形成SOI晶片的工藝是已知的。例如，可以使用SmartCut (稱為“智能剝離”或“智能切割”)方法，包括將分別包含通過熱氧化或沉積形成的氧化物表面層的兩個晶片彼此鍵合，其中，兩個晶片之一已經(jīng)進行氫注入，從而在氧化物表面層以下的一定深度的硅本體內(nèi)形成氫注入?yún)^(qū)域，然后，在壓力、溫度升高等情況下氫注入?yún)^(qū)域轉(zhuǎn)變成微空腔層，從而有利于使微空腔層兩邊的部分分離，剝離后包含鍵合的氧化物表面層的部分作為SOI晶片來使用。通過控制熱氧化或沉積的工藝參數(shù)，可以改變SOI晶片的絕緣埋層的厚度。通過控制氫注入的能量，可以改變SOI晶片中包含的半導(dǎo)體層的厚度。然后，對SOI晶片進行構(gòu)圖以形成用于MOSFET器件之間背柵隔離的淺溝槽隔離，如圖2所示。具體地，利用構(gòu)圖的光刻膠掩模PRl作為掩模，對上述SOI晶片的各層進行刻蝕如反應(yīng)離子刻蝕(RIE)。該刻蝕停止于半導(dǎo)體襯底I的約100-500nm深度處，在半導(dǎo)體襯底I中形成淺溝槽，該淺溝槽向下延伸至半導(dǎo)體襯底中，用于隔開將要形成的相鄰的MOSFET的背柵，對應(yīng)于淺溝槽隔離的第一部分。完成后去除光刻膠掩模PRl。
然后，通過包含曝光和顯影的光刻工藝，在氮化物層5上形成含有圖案的光刻膠掩模PR2，如圖3所示。未被光刻膠掩模PR2覆蓋的區(qū)域在絕緣埋層上方橫向延伸，對應(yīng)于要形成的淺溝槽隔離的橫向延伸的第二部分。然后，繼續(xù)對SOI晶片進行構(gòu)圖以形成淺溝槽隔離的橫向延伸的第二部分。具體來說，通過干法刻蝕，如離子銑刻蝕、等離子刻蝕、反應(yīng)離子刻蝕、激光燒蝕，或者通過其中使用刻蝕劑溶液的濕法刻蝕，去除SOI晶片的暴露部分，即依次刻蝕氮化物層5、氧化物層4和半導(dǎo)體層3未被掩模遮蓋的部分，直到絕緣埋層2的·頂部停止該刻蝕步驟。同時，該刻蝕步驟使得半導(dǎo)體襯底I中形成的淺溝槽隔離的第一部分的深度繼續(xù)增加，如圖4所示。完成后通過在溶劑中溶解或灰化去除光刻膠掩模PR2。然后，在形成的溝槽中沉積絕緣材料，接著通過化學(xué)機械拋光或化學(xué)機械拋光CMP(Chemical-mechanical polish)平整化處理，以獲得平整的結(jié)構(gòu)表面(本文件內(nèi)，術(shù)語“平整”、“平坦”或“平齊”等意指平面內(nèi)任意兩點間的高度差在工藝誤差允許的范圍內(nèi))。該工藝形成了其頂面與氮化物層5的頂面平齊的淺溝槽隔離6，如圖5所示。淺溝槽隔離6由絕緣材料構(gòu)成，例如氧化硅、氮氧化硅或氮化硅等絕緣材料。淺溝槽隔離6的形狀為“T”形，包括向下延伸至半導(dǎo)體襯底中的第一部分和在絕緣埋層2上方橫向延伸的第二部分，其中所述第一部分的寬度小于所述第二部分的寬度。淺溝槽隔離6的第一部分隔開了將要形成的兩個相鄰的MOSFET的襯底區(qū)域中的背柵，第二部分隔開了兩個相鄰的MOSFET的有源層(即半導(dǎo)體層3)以限定MOSFET的有源區(qū)域，從而避免兩個相鄰的MOSFET的背柵接觸和有源層導(dǎo)通。然后，對淺溝槽隔離6進行回蝕，使其頂面略高于半導(dǎo)體層3的頂面。通過濕法刻蝕(優(yōu)選的采用熱磷酸)去除氮化物層5，然后采用選擇性刻蝕工藝去除氧化物層4直至露出半導(dǎo)體層3的頂面，形成如圖6所示的結(jié)構(gòu)。接著，如圖7和圖8所示，對半導(dǎo)體襯底I執(zhí)行不同深度的離子注入，以形成背柵和公共背柵隔離區(qū)。如圖7所示，首先向SOI晶片用第一摻雜劑進行較深的第一離子注入(圖7中的箭頭)，以在半導(dǎo)體襯底I的較深位置形成公共背柵隔離區(qū)101。如圖8所示，第一離子注入完成后，繼續(xù)對SOI晶片用第二摻雜劑進行較淺的第二離子注入(圖8中的箭頭)，以在半導(dǎo)體襯底I的較淺位置形成背柵100。這里，第一離子注入的注入深度較深，第二離子注入的注入深度較淺，并且第一、第二離子注入均覆蓋半導(dǎo)體襯底I的兩個相鄰區(qū)域，從而同時形成具有相同構(gòu)造的兩個相鄰的MOSFET器件。優(yōu)選的，第一離子注入的摻雜劑類型與第二離子注入的摻雜劑類型相反。這樣，通過兩次不同摻雜劑類型和不同深度的離子注入，在半導(dǎo)體襯底I中形成具有不同的導(dǎo)電類型的背柵100和公共背柵隔離區(qū)101，從而在這兩個摻雜區(qū)域之間形成PN結(jié)。優(yōu)選的，背柵100中的離子注入濃度較高，公共背柵隔離區(qū)101中的離子注入濃度較低，從而有利于形成較寬(或較模糊)的PN結(jié)邊界，以便更好的降低漏電流。如圖9所示，通過第一、第二離子注入同時形成兩個具有相同結(jié)構(gòu)的相鄰MOSFET器件，每個MOSFET器件包括各自的背柵100及位于背柵下方的公共背柵隔離區(qū)101，背柵與公共背柵隔離區(qū)具有相反的摻雜類型。并且，兩個相鄰MOSFET器件的背柵通過淺溝槽隔離6分隔開。
由于經(jīng)回蝕后的淺溝槽隔離6、半導(dǎo)體層3和絕緣埋層2的總厚度僅為約10nm-50nm，因此，注入的離子可以容易地穿過這些層而進入半導(dǎo)體襯底I中?？梢酝ㄟ^調(diào)節(jié)離子注入的能量和摻雜劑劑量，以控制注入的深度，使得注入摻雜劑主要分布在半導(dǎo)體襯底I中。形成的背柵100可以分布在半導(dǎo)體襯底I的上部以與絕緣埋層2相接，也可以與上層的絕緣埋層2相隔一定距離，而不直接鄰接(未示出)。在形成背柵100的離子注入步驟中注入的摻雜劑類型取決于MOSFET的類型以及閾值電壓的目標(biāo)值。如果希望降低器件的閾值電壓，對于P型M0SFET，可以采用P型摻雜劑，例如硼(B或BF2)、銦(In)或其組合；對于N型M0SFET，可以則采用N型摻雜劑，例如砷(As)、磷(P)或其組合。如果希望提高器件的閾值電壓，則對于P型M0SFET，可以采用N型摻雜劑，例如砷(As)、磷(P)或其組合；對于N型M0SFET，可以采用P型摻雜劑，例如硼(B或BF2)、銦(In)或其組合。 摻雜劑的注入劑量可以根據(jù)工藝現(xiàn)狀和產(chǎn)品要求來選擇，例如可以為lX1013cm_2至lX1018cm_2。此時，位于所述溝道區(qū)下方以外的所述背柵中的摻雜濃度為lX1017cm_3至IxlO20Cm-30位于所述溝道區(qū)下方的所述背柵中的摻雜濃度為lX1015cm_3至lX1018cm_3。接著，進行短時間的離子注入退火(即“尖峰”退火)，例如激光、電子束或紅外輻照等，以修復(fù)晶格損傷并激活半導(dǎo)體襯底I中注入的摻雜劑。這樣，在半導(dǎo)體襯底I中的兩個相鄰區(qū)域分別形成了背柵100和公共背柵隔離區(qū)101。這兩個摻雜區(qū)域具有不同導(dǎo)電類型的摻雜劑類型，從而在其邊界形成PN結(jié)。并且，兩個相鄰區(qū)域之間還形成有淺溝槽隔離6以實現(xiàn)兩個相鄰區(qū)域的背柵之間的隔離，而兩個相鄰區(qū)域的背柵隔離區(qū)具有相同的摻雜類型。結(jié)果，在SOI晶片的兩個相鄰區(qū)域的各自的背柵區(qū)和公共背柵隔離區(qū)之間形成了 PNP或NPN結(jié)的結(jié)構(gòu)。然后，如圖10所示，采用標(biāo)準工藝在SOI晶片的有源區(qū)域上形成MOSFET器件的其他部件，例如柵疊層。具體地，柵疊層包括柵介質(zhì)層7和柵導(dǎo)體層8。柵介質(zhì)層7可以采用高k柵介質(zhì)材料，例如是 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Al2O3' La2O3' ZrO2, LaAlO 其中任一種或多種，例如可以沉積HfO2約2-4nm。柵導(dǎo)體層8位于柵介質(zhì)層7上，能夠?qū)λ鯩OSFET的閾值電壓進行調(diào)節(jié)，對于pMOSFET，所述柵導(dǎo)體層8可以包括MoNx、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 中的任一種或多種的組合；對于 nMOSFET，所述柵導(dǎo)體層 8 可以包括 TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax, NiTax中的任一種或多種的組合。這些金屬具有不同的功函數(shù)，可以根據(jù)器件需要調(diào)整的閾值電壓選擇不同材料的柵導(dǎo)體層8。此外，在柵疊層兩側(cè)還形成有側(cè)墻9。形成柵疊層之后，可以通過標(biāo)準的CMOS工藝在柵疊層外側(cè)進行源/漏注入，以在半導(dǎo)體層3中柵疊層的外側(cè)形成源區(qū)和漏區(qū)(未示出)。以及，通過標(biāo)準的CMOS工藝在半導(dǎo)體層中所述源區(qū)和漏區(qū)之間的位置形成溝道區(qū)。接著，在SOI晶片上沉積層間介質(zhì)層10，然后采用標(biāo)準工藝在MOSFET器件中形成導(dǎo)電通道。如圖11所示，穿過層間介質(zhì)層10形成到達源區(qū)和漏區(qū)的源/漏導(dǎo)電通道11，穿過層間介質(zhì)層10、淺溝槽隔離6的橫向延伸的第二部分和絕緣埋層2形成到達背柵區(qū)I的背柵導(dǎo)電通道12。
然后，在導(dǎo)電通道11和導(dǎo)電通道12中填充金屬材料，以形成與源區(qū)和漏區(qū)電連接的源/漏導(dǎo)電通道11和與背柵I電連接的背柵導(dǎo)電通道12-1和12-2，如圖11所示。如圖11所示，本發(fā)明通過上述工藝形成了一種具有背柵隔離區(qū)的M0SFET，該MOSFET器件在背柵的下面還形成有公共背柵隔離區(qū)，背柵及公共背柵隔離區(qū)具有不同的摻雜類型。結(jié)果，使得兩個相鄰MOSFET器件之間除了通過淺溝槽隔離6隔離背柵之外，還進一步通過兩個MOSFET器件的背柵及公共背柵隔離區(qū)之間形成的PNP結(jié)或NPN結(jié)進行隔離。進而，使得兩個相鄰MOSFET器件的背柵導(dǎo)電通道12-1與背柵導(dǎo)電通道12-2之間通過PNP結(jié)或NPN結(jié)實現(xiàn)電絕緣。相比于現(xiàn)有技術(shù)的M0SFET，這種器件結(jié)構(gòu)具有更好的絕緣效果，大大降低了器件被意外擊穿的可能性。 此外，本發(fā)明中兩個相鄰MOSFET器件的背柵隔離區(qū)形成為具有相同的摻雜類型。從而簡化了 MOSFET器件的結(jié)構(gòu)和制造工藝，有利于降低器件的制造時間和成本。以上描述只是為了示例說明和描述本發(fā)明，而非意圖窮舉和限制本發(fā)明。因此，本發(fā)明不局限于所描述的實施例。對于本領(lǐng)域的技術(shù)人員明顯可知的變型或更改，均在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件包括 SOI晶片，其包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上； 在SOI晶片中形成的相鄰的M0SFET，每個所述MOSFET包括形成于所述半導(dǎo)體襯底中的各自的背柵；以及 淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET ； 其中，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導(dǎo)體襯底中的公共背柵隔離區(qū)，所述公共背柵隔離區(qū)與所述相鄰的MOSFET的背柵之間形成PNP結(jié)或NPN結(jié)。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述淺溝槽隔離包括 向下延伸至半導(dǎo)體襯底中的第一部分，用于隔開相鄰的MOSFET的背柵； 在絕緣埋層上方橫向延伸的第二部分，用于隔開相鄰的MOSFET的半導(dǎo)體層以限定MOSFET的有源區(qū)域； 所述第一部分的寬度小于所述第二部分的寬度。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，所述背柵鄰接于所述絕緣埋層。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，所述背柵與所述絕緣埋層相隔一定距離。
5.根據(jù)前述權(quán)利要求任一項所述的半導(dǎo)體器件，每個所述MOSFET還包括 柵疊層，位于所述半導(dǎo)體層上； 源區(qū)和漏區(qū)，形成于所述半導(dǎo)體層中且位于所述柵疊層外側(cè)； 溝道區(qū)，形成于所述半導(dǎo)體層中且夾在所述源區(qū)和漏區(qū)之間。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，每個所述MOSFET還包括與所述源區(qū)和漏區(qū)電連接的源/漏導(dǎo)電通道，以及與所述背柵電連接的背柵導(dǎo)電通道。
7.一種半導(dǎo)體器件的制造方法，所述方法包括以下步驟 提供SOI晶片，所述SOI晶片包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上； 在SOI晶片中形成淺溝槽隔離以隔開相鄰的MOSFET ； 在SOI晶片中形成相鄰的M0SFET，每個所述MOSFET包括形成于所述半導(dǎo)體襯底中的各自的背柵，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導(dǎo)體襯底中的公共背柵隔離區(qū)，所述公共背柵隔離區(qū)與所述相鄰的MOSFET的背柵之間形成PNP結(jié)或NPN結(jié)。
8.根據(jù)權(quán)利要求7所述的方法，所述形成相鄰的MOSFET的步驟包括 用第一摻雜劑對所述半導(dǎo)體襯底進行較深的第一離子注入以在半導(dǎo)體襯底的較深位置形成所述公共背柵隔離區(qū)； 用第二摻雜劑對所述半導(dǎo)體襯底進行較淺的第二離子注入以在半導(dǎo)體襯底的較淺位置形成所述背柵，所述第二摻雜劑與所述第一摻雜劑是相反的類型。
9.根據(jù)權(quán)利要求7所述的方法，所述形成淺溝槽隔離的步驟包括 對SOI晶片進行構(gòu)圖以形成淺溝槽隔離的第一部分，該第一部分向下延伸至半導(dǎo)體襯底中以達到隔開相鄰的MOSFET的背柵的深度； 繼續(xù)對SOI晶片進行構(gòu)圖以形成淺溝槽隔離的第二部分，該第二部分在絕緣埋層上方橫向延伸以隔開相鄰的MOSFET的半導(dǎo)體層； 所述第一部分的寬度小于所述第二部分的寬度。
10.根據(jù)前述權(quán)利要求任一項所述的方法，其中，所述形成相鄰的MOSFET的步驟包括在所述半導(dǎo)體層上形成柵疊層；以及在所述半導(dǎo)體層中位于所述柵疊層外側(cè)的位置形成源區(qū)和漏區(qū)。
11.根據(jù)權(quán)利要求10所述的方法，其中，所述形成相鄰的MOSFET的步驟包括形成與所述源區(qū)和漏區(qū)電連接的源/漏導(dǎo)電通道；以及形成與所述背柵電連接的背柵導(dǎo)電通道。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件包括SOI晶片，其包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上；在SOI晶片中形成的相鄰的MOSFET，每個所述MOSFET包括形成于所述半導(dǎo)體襯底中的各自的背柵；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET；其中，所述相鄰的MOSFET還包括位于所述背柵的下方的所述半導(dǎo)體襯底中的公共背柵隔離區(qū)，所述公共背柵隔離區(qū)與所述相鄰的MOSFET的背柵之間形成PNP結(jié)或NPN結(jié)。根據(jù)本發(fā)明，相鄰的MOSFET之間除了通過淺溝槽隔離實現(xiàn)背柵隔離之外，還進一步通過背柵和背柵隔離區(qū)中形成的PNP結(jié)或NPN結(jié)進行隔離，從而使得半導(dǎo)體器件具有更好的絕緣效果，大大降低了半導(dǎo)體器件被意外擊穿的可能性。
文檔編號H01L29/78GK102956703SQ201110254340
公開日2013年3月6日 申請日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日
發(fā)明者朱慧瓏, 梁擎擎, 駱志炯, 尹海洲 申請人:中國科學(xué)院微電子研究所