專利名稱：半導體結構及其制造方法
技術領域：
本發(fā)明涉及半導體制造技術領域，更具體地涉及半導體結構及其制造方法。
背景技術：
通常，集成電路(IC)包含形成在襯底上的NMOS (η型金屬-氧化物-半導體)晶體管和PMOS (P型金屬-氧化物-半導體)晶體管的組合。為了提高超大規(guī)模集成電路的效率并降低其制造成本，持續(xù)的趨勢是減小器件的特征尺寸，尤其是柵電極的長度。然而，柵電極長度的減小會導致短溝道效應，從而降低半導體器件和整個集成電路的性能。SOI (絕緣體上硅)技術是在頂層硅和背襯底之間引入了一層埋氧化層(BOX)。由于埋氧化層的存在，實現(xiàn)了集成電路中元器件之間的完全的介質(zhì)隔離，因此SOI-CMOS集成電路從本質(zhì)上避免了體硅CMOS電路中的寄生閂鎖效應。而完全耗盡型SOI器件的短溝道效·應較小，能自然形成淺結，泄露電流較小。因此，具有超薄SOI和雙柵的全耗盡S0I-M0SFET吸引了廣泛關注。為了調(diào)整閾值電壓和抑制短溝道效應，在S0I-M0SFET器件中的超薄氧化物埋層下形成接地層(ground plane，有時該層也用于接半導體層)，并對該接地層進行低電阻化從而形成晶體管的背柵結構。然而，根據(jù)傳統(tǒng)方法，為了將NMOSFET和PMOSFET的接地層連接到相應的電壓源，需要額外的接觸和布線，導致器件占用面積增加。因此，需要改進的方法來將NMOSFET和PMOSFET的接地層連接到相應的電壓源以減小器件占用面積。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過提供一種改進的半導體結構及其制造方法，使得可以在制造集成電路時不需要為每一個晶體管單獨提供用于背柵的接觸，從而減小晶體管的占用面積。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的第一方面，提供一種半導體結構，所述半導體結構包括半導體基底；在所述半導體基底上的第一絕緣材料層；在所述第一絕緣材料層上的第一導電材料層；在所述第一導電材料層上的第二絕緣材料層；在所述第二絕緣材料層上的第二導電材料層；在所述第二導電材料層上的絕緣埋層；在所述絕緣埋層上的半導體層；形成在所述半導體層上的晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第二導電材料層構成的背柵；覆蓋所述半導體層以及所述晶體管的介質(zhì)層；用于至少將每一個晶體管與相鄰晶體管電隔離的隔離結構，所述隔離結構的頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中；以及貫穿所述介質(zhì)層并向下延伸到所述第一導電材料層中的導電接觸，所述導電接觸借助所述隔離結構中的至少一個隔離結構與所述晶體管隔離開，并且通過所述導電接觸將所述第一導電材料層電連接到外部以實現(xiàn)對第一組晶體管的背柵電壓的控制。根據(jù)本發(fā)明的第二方面，提供一種用于制造半導體結構的方法，所述方法包括以下步驟提供半導體基底；在所述半導體基底上依次形成第一絕緣材料層、第一導電材料層、第二絕緣材料層、第二導電材料層以及絕緣埋層；在所述絕緣埋層上結合半導體層；貫穿所述半導體層、所述絕緣埋層和所述第二導電材料層形成隔離結構，所述隔離結構的頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中；在所述半導體層上形成晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第二導電材料層構成的背柵，其中每一個晶體管借助所述隔離結構與相鄰晶體管電隔離；形成覆蓋所述半導體層以及所述晶體管的介質(zhì)層；以及形成貫穿所述介質(zhì)層并向下延伸到所述第一導電材料層中的導電接觸，所述導電接觸借助所述隔離結構中的至少一個隔離結構與所述晶體管隔離開，并且通過所述導電接觸將所述第一導電材料層電連接到外部以實現(xiàn)對第一組晶體管的背柵電壓的控制。根據(jù)本發(fā)明的第三方面，提供一種半導體結構，所述半導體結構包括半導體基底；在所述半導體基底上的第一絕緣材料層；在所述第一絕緣材料層上的第一導電材料層；在所述第一導電材料層上的第二絕緣材料層；在所述第二絕緣材料層上的第二導電材料層；在所述第二導電材料層上的第三絕緣材料層；在所述第三絕緣材料層上的第三導電 材料層；在所述第三導電材料層上的絕緣埋層；在所述絕緣埋層上的半導體層；形成在所述半導體層上的晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第三導電材料層構成的背柵；覆蓋所述半導體層以及所述晶體管的介質(zhì)層；多個第一隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中；多個第二隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第三絕緣材料層中；貫穿所述介質(zhì)層、所述第一隔離結構之一和所述第二絕緣材料層以到達所述第一導電材料層的第一導電接觸；以及貫穿所述介質(zhì)層、所述第二隔離結構之一和所述第三絕緣材料層以到達所述第二導電材料層的第二導電接觸，其中包圍第一組晶體管中的每一個晶體管的隔離體由第一隔離結構構成，包圍第二組晶體管中的每一個晶體管的隔離體在其至少一側(cè)由第二隔離結構構成并且在其余側(cè)由第一隔離結構構成，使得第二組晶體管中的每一個晶體管下方的第二導電材料層的部分與所述第二導電接觸下方的第二導電材料層的部分是相互電連通的。根據(jù)本發(fā)明的第四方面，提供一種用于制造半導體結構的方法，所述方法包括以下步驟提供半導體基底；在所述半導體基底上依次形成第一絕緣材料層、第一導電材料層、第二絕緣材料層、第二導電材料層、第三絕緣材料層、第三導電材料層以及絕緣埋層；在所述絕緣埋層上結合半導體層；形成多個第一隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中；形成多個第二隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第三絕緣材料層中；在所述半導體層上形成晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第三導電材料層構成的背柵；形成覆蓋所述半導體層以及所述晶體管的介質(zhì)層；貫穿所述介質(zhì)層、所述第一隔離結構之一和所述第二絕緣材料層形成第一導電接觸；以及貫穿所述介質(zhì)層、所述第二隔離結構之一和所述第三絕緣材料層形成第二導電接觸，其中包圍第一組晶體管中的每一個晶體管的隔離體由第一隔離結構構成，包圍第二組晶體管中的每一個晶體管的隔離體在其至少一側(cè)由第二隔離結構構成并且在其余側(cè)由第一隔離結構構成，使得第二組晶體管中的每一個晶體管下方的第二導電材料層的部分與所述第二導電接觸下方的第二導電材料層的部分是相互電連通的。利用根據(jù)本發(fā)明的方法制造的半導體結構，不需要為每一個晶體管單獨提供用于背柵的接觸，而是，至少一些晶體管的背柵可以通過與其下方的通過導電接觸連接到外部的導電層電容性耦合，從而被施加電壓。因此，至少一些晶體管的占用面積可以大大減小，從而提高了晶片的利用率。在一個優(yōu)選實施方式中，所有的nMOSFET的背柵電容性耦合到一個共同的導電層從而借助一個導電接觸連接到外部，而所有的pMOSFET的背柵電容性耦合到另一個共同的導電層從而借助另一個導電接觸連接到外部。因此在整個集成電路上僅僅需要形成兩個用于背柵的接觸，極大地提高了晶片的利用率。


圖I示出了根據(jù)本發(fā)明的第一實施方式的包含具有背柵的晶體管的半導體結構 的示意性剖面圖。圖2示出了圖I所示半導體結構的一個制造階段的示意性剖面圖。圖3示出了圖I所示半導體結構的另一個制造階段的示意性俯視圖。圖4是沿著圖3中的線AA’的剖面圖。圖5示出了根據(jù)本發(fā)明的第二實施方式的包含具有背柵的晶體管的半導體結構的示意性剖面圖。圖6示出了圖5所示半導體結構的一個制造階段的示意性剖面圖。圖7示出了圖5所示半導體結構的另一個制造階段的示意性俯視圖。圖8是沿著圖7中的線AA’的剖面圖。圖9是沿著圖7中的線BB’的剖面圖。圖10示出了根據(jù)本發(fā)明的實施方式的晶體管周圍的隔離結構布局的示意性俯視圖。圖11是沿著圖10中的線AA’的剖面圖。圖12是沿著圖10中的線BB’的剖面圖。
具體實施例方式以下結合附圖描述本發(fā)明的示例性實施方式。附圖是示意性的并未按比例繪制，且只是為了說明本發(fā)明的實施例而并不意圖限制本發(fā)明的保護范圍。貫穿附圖使用相同或類似的附圖標記表示相同或類似的部件。為了使本發(fā)明的技術方案更清楚，本領域熟知的工藝步驟及器件結構在此省略。此外，在本說明書的上下文中，一個層位于另一個層上，既包括這兩個層直接接觸的情況，也包括這兩個層之間插入有其它層或元件的情況。<第一實施方式>
圖I示出了根據(jù)本發(fā)明的第一實施方式的包含具有背柵的晶體管的半導體結構10的示意性剖面圖。該半導體結構10包括半導體基底100 ;在半導體基底100上的第一絕緣材料層102 ;在第一絕緣材料層102上的第一導電材料層104 ;在第一導電材料層104上的第二絕緣材料層106 ;在第二絕緣材料層106上的第二導電材料層108 ;在第二導電材料層108上的絕緣埋層114 ;在絕緣埋層114上結合的半導體層116。
該半導體結構10還包括形成在半導體層116上的晶體管。這些晶體管的導電溝道均形成于半導體層116中，且其背柵均由第二導電材料層108形成。作為例子，所述晶體管包括第一導電類型的晶體管107和第二導電類型的晶體管109。優(yōu)選地，第一導電類型不同于第二導電類型。介質(zhì)層118覆蓋在半導體層116和所述晶體管上。該半導體結構10還包括用于電隔離各個晶體管的第一隔離結構101，以及第二隔離結構101’。隔離結構101和101’的下表面與第二導電材料層108的下表面齊平或在第二導電材料層108的下表面以下、處于第二絕緣材料106之中，且頂面與半導體層116的上表面齊平或略高。用于將第一導電材料層104電連接到外部的導電接觸111可以貫穿介質(zhì)層118、第二隔離結構101’以及第二絕緣材料層106，以到達第一導電材料層104的上表面或處于第一導電材料層104之中?？商鎿Q地，導電接觸111可以貫穿介質(zhì)層118、半導體層116、絕緣埋層114、第二導電材料層108和第二絕緣材料層106以到達第一導電材料層104的上表面或處于第一導電材料層104之中，同時借助第二隔離結構101’和第一隔離結構101與各個晶體管隔離開。
在借助導電接觸111將第一導電材料層104電連接到外部的情況下，由于作為晶體管的背柵的第二導電材料層108與第一導電材料層104之間的電容性耦合作用，可以借助導電接觸111通過從外部施加電壓來控制晶體管的背柵電壓。由此，可以根據(jù)需要來選擇對部分或全部的第一導電類型的晶體管或者部分或全部的第二導電類型的晶體管的背柵電壓進行控制。其他不通過導電接觸111被施加背柵電壓的晶體管可以利用常規(guī)技術來制作其背柵接觸(如圖I中針對第二導電類型的晶體管109示例性示出的)，這是本領域技術人員所熟知的，在此不再贅述。當然，該半導體結構10還包含各個晶體管的頂柵接觸(未示出)和源/漏接觸等。在本實施方式中，所述第一導電類型的晶體管例如是nMOSFET或pMOSFET，相應地，所述第二導電類型的晶體管例如是pMOSFET或nMOSFET。這里需要說明的是，在本發(fā)明的其他實施例中，所有第一導電類型的晶體管107可以被替換為一組需要施加特定背柵電壓的晶體管，在這種情況下不需要對該組晶體管的導電類型進行限定，也就是說，該組晶體管不一定具有相同的導電類型，只要能夠?qū)崿F(xiàn)為該組特定的晶體管施加相同的背柵電壓而不需要增加額外的導電接觸即可。在根據(jù)本實施方式的半導體結構10中，第一導電類型的晶體管107的背柵通過第二導電材料層108和第一導電材料層104之間的電容性耦合被施加電壓。由此，不需要單獨為每一個第一導電類型的晶體管107制造背柵接觸。從而減小了單個器件的占地面積，提聞了晶片的利用效率。以下描述用于制造半導體結構10的方法。首先在半導體基底100上依次沉積第一絕緣材料層102、第一導電材料層104、第二絕緣材料層106、第二導電材料層108以及絕緣埋層114。優(yōu)選地，該絕緣埋層114為薄氧化物層。之后，在所述絕緣埋層114上結合半導體層116。所得到的結構在圖2中示出。作為例子，半導體層116可以通過例如本領域熟知的SmartCut (智能剝離)技術結合到絕緣埋層114上，從而形成絕緣體上半導體(SOI)結構。接下來，在要形成晶體管的區(qū)域周圍形成第一隔離結構101。并且，形成第二隔離結構101’。所述隔離結構101和101’的下表面與第二導電材料層108的下表面齊平或在第二導電材料層108的下表面以下、處于第二絕緣材料106之中，且頂面與半導體層116的上表面齊平或略高。由此，得到圖3和圖4所示的結構，其中圖4是沿圖3中的線AA’的截面圖。附圖標記103和105分別表示要形成第一導電類型的晶體管107和第二導電類型的晶體管109的區(qū)域。隔離結構101及101’的形成可通過本領域熟知的光刻、蝕刻以及沉積工藝形成，為了突出本發(fā)明的特征和優(yōu)點，在此不再詳細描述。然后，使用本領域熟知的工藝步驟，在區(qū)域103和105中分別形成第一導電類型的晶體管107和第二導電類型的晶體管109 ;然后，形成介質(zhì)層118、各個晶體管的頂柵接觸(未示出)和源/漏極接觸。作為示例，還形成第二導電類型的晶體管109的背柵接觸，以及貫穿所述介質(zhì)層118、所述第二隔離結構101’以及所述第二絕緣材料層106形成導電接觸111，等等。由于上述工藝步驟在本領域中是公知的，因此為了突出本發(fā)明的特征和優(yōu)點，在·此不再詳細描述。盡管在本實施方式中，除了用于隔離晶體管的隔離結構101之外，另外形成隔離結構101’用于容納導電接觸111。然而，本發(fā)明不限于此，本領域技術人員也可以根據(jù)需要在任何隔離結構101中形成所述導電接觸111。<第二實施方式>
圖5示出了根據(jù)本發(fā)明的第二實施方式的包含具有背柵的晶體管的半導體結構20的示意性剖面圖。該半導體結構20包括半導體基底200 ;在半導體基底200上的第一絕緣材料層202 ;在第一絕緣材料層202上的第一導電材料層204 ;在第一導電材料層204上的第二絕緣材料層206 ;在第二絕緣材料層206上的第二導電材料層208 ;在第二導電材料層208上的第三絕緣材料層210 ;在第三絕緣材料層210上的第三導電材料層212 ;在第三導電材料層212上的絕緣埋層214 ;在絕緣埋層214上結合的半導體層216。該半導體結構20還包括形成在半導體層216上的晶體管。這些晶體管的導電溝道均形成于半導體層216中，且其背柵均由第三導電材料層212形成。所述晶體管包括第一導電類型的晶體管207和第二導電類型的晶體管209。優(yōu)選地，第一導電類型不同于第二導電類型。介質(zhì)層218覆蓋在半導體層216和所述晶體管上。該半導體結構20還包括用于電隔離各個晶體管的第一隔離結構201和第二隔離結構201’，以及第三隔離結構201”。第一隔離結構201和第三隔離結構201”的下表面與第二導電材料層208的下表面齊平或在第二導電材料層208的下表面以下、處于第二絕緣材料206之中，且頂面與半導體層216的上表面齊平或略高。第二隔離結構201’的下表面與第三導電材料層212的下表面齊平或在第三導電材料層212的下表面以下、處于第三絕緣材料210之中，且頂面與半導體層216的上表面齊平或略高。 所述晶體管均被隔離結構完全包圍，從而使得各晶體管下方的區(qū)域的一部分借助隔離結構在橫向上被完全隔斷。具體而言，作為示例，第一導電類型的晶體管207完全被第一隔離結構201包圍，而包圍第二導電類型的晶體管209的隔離結構至少在一側(cè)是由第二隔離結構201’構成的，即第二導電類型的晶體管209至少在一側(cè)通過第二隔離結構201’與其它晶體管電隔離，而包圍第二導電類型的晶體管209的隔離結構在其余側(cè)由第一隔離結構201構成，從而使得每個第二導電類型的晶體管209下方的第二導電材料層208的部分與第二隔離結構201’下方的第二導電材料層208的部分之間是相互電連通的。在一個示例性實施例中，第二導電類型的晶體管209可以僅由第二隔離結構201’完全包圍。這里需要說明的是，在本發(fā)明的其他實施例中，所有第一導電類型的晶體管207或者第二導電類型的晶體管209均可以被替換為一組需要施加特定背柵電壓的晶體管，在這種情況下不需要對每組晶體管的導電類型進行限定，也就是說，每組晶體管不一定具有相同的導電類型，只要能夠?qū)崿F(xiàn)為每組特定的晶體管施加相同的背柵電壓而不需要增加額外的導電接觸即可。該半導體結構20進一步包括貫穿所述介質(zhì)層218、所述第二隔離結構201’以及所述第三絕緣材料層210以到達第二導電材料層208的上表面或處于第二導電材料層208之中的導電接觸211 ;以及貫穿所述介質(zhì)層218、所述第三隔離結構201”以及所述第二絕緣材料層206以到達第一導電材料層204的上表面或處于第一導電材料層204之中的導電接觸211’。所述導電接觸211的一部分被包含在所述第二隔離結構201’中，從而用于僅將第二導電材料層208連接到外部；所述導電接觸211’的一部分被包含在所述第三隔離結構201”中，從而用于僅將第一導電材料層204連接到外部，如圖5所示。當然，該半導體結構·20還包含各個晶體管的頂柵接觸(未示出)和源/漏接觸等。在根據(jù)本實施方式的半導體結構20中，作為示例，第一導電類型的晶體管207的背柵通過第三導電材料層212、第二導電材料層208和第一導電材料層204之間的電容性耦合而被施加電壓。并且，由于每個第二導電類型的晶體管209下方的第二導電材料層208的部分與第二隔離結構201’下方的第二導電材料層208的部分之間是相互電連通的，所以第二導電類型的晶體管209的背柵能夠通過第三導電材料層212和第二導電材料層208之間的電容性耦合而被施加電壓。由此，不需要單獨為每一個晶體管207、209制造背柵接觸，從而更進一步減小了單個器件的占地面積，提高了晶片的利用效率。以下描述用于制造半導體結構20的方法。首先在半導體基底200上依次沉積第一絕緣材料層202、第一導電材料層204、第二絕緣材料層206、第二導電材料層208以及第三絕緣材料層210、第三導電材料層212以及絕緣埋層214。優(yōu)選地，該絕緣埋層214為薄氧化物層。之后，在所述絕緣埋層214上結合半導體層216。所得到的結構在圖6中示出。作為例子，半導體層216可以通過例如本領域熟知的SmartCut (智能剝離)技術結合到絕緣埋層214上，從而形成絕緣體上半導體(SOI)結構。接下來，利用掩模層(例如，光刻膠或硬掩模層)覆蓋要形成第一導電類型的晶體管207及其周圍的第一隔離結構201的區(qū)域，在要形成第二導電類型的晶體管209的區(qū)域的兩個相對側(cè)形成第二隔離結構201’，其下表面與第三導電材料層212的下表面齊平或者進入到第三絕緣材料層210中且頂面與半導體層216的上表面齊平或略高。隨后，除去該掩模層。接下來，再次利用掩模層覆蓋要形成第二導電類型的晶體管209以及已經(jīng)形成的隔離結構201’，在要形成第一導電類型的晶體管207的區(qū)域周圍形成第一隔離結構201，并且同時形成第三隔離結構201”，隔離結構201和201”的下表面與第二導電材料層208的下表面齊平或者進入到第二絕緣材料層206中且頂面與半導體層216的上表面齊平或略高。由此，得到圖7-9所示的結構，其中圖7是所得到的結構的俯視圖，圖8是沿圖7中的線AA’的截面圖，圖9是沿著圖7中的線BB’的截面圖。附圖標記203和205分別表示要形成第一導電類型的晶體管207和第二導電類型的晶體管209的區(qū)域。
由圖7-9可以看出，第一導電類型的晶體管207的背柵通過第三導電材料層212、第二導電材料層208和第一導電材料層204之間的電容性耦合而被施加電壓。并且，由于每個第二導電類型的晶體管209下方的第二導電材料層208的部分與第二隔離結構201’下方的第二導電材料層208的部分之間是相互電連通的，所以第二導電類型的晶體管209的背柵能夠通過第三導電材料層212和第二導電材料層208之間的電容性耦合而被施加電壓。由此，不需要單獨為每一個晶體管207、209制造背柵接觸，從而更進一步減小了單個器件的占地面積，提高了晶片的利用效率。此外，圖7-9所示的隔離結構及其形成方法是示例性的，本發(fā)明不限于此，并且本領域技術人員可以采用任何合適的方式形成隔離結構201和201’，只要使得每個第二導電類型的晶體管209下方的第二導電材料層208的部分與第二隔離結構201’下方的第二導電材料層208的部分之間是相互電連通的即可。隔離結構201、201’及201”的形成可通過本領域熟知的光刻、蝕刻以及沉積工藝形成，為了突出本發(fā)明的特征和優(yōu)點，在此不再詳細描述 。然后，使用本領域熟知的工藝步驟，在區(qū)域203和205中分別形成第一導電類型的晶體管207和第二導電類型的晶體管209 ;形成介質(zhì)層218、各個晶體管的頂柵接觸(未示出)和源/漏極接觸等等；貫穿所述介質(zhì)層218、所述第二隔離結構201’以及所述第三絕緣材料層210形成導電接觸211 ;以及貫穿所述介質(zhì)層218、所述第三隔離結構201”、以及所述第二絕緣材料層206形成導電接觸211’。由于上述工藝步驟在本領域中是公知的，因此為了突出本發(fā)明的特征和優(yōu)點，在此不再詳細描述。此外，在本實施方式中，第一導電類型的晶體管207和第二導電類型的晶體管209的位置布局也是示例性的，本發(fā)明不限于此，也可以將第一導電類型的晶體管207和第二導電類型的晶體管209分別排成行?；蛘?，可以根據(jù)需要來安排晶體管207和209的位置。另外，本發(fā)明對晶體管的分組并不限于根據(jù)導電類型來劃分。也可以根據(jù)要求將期望被施加相同背柵電壓的不同導電類型的晶體管分成一組，其他期望被施加另一相同電壓的不同導電類型的晶體管被分成另一組。第一組晶體管和第二組晶體管可以按照上面關于第一導電類型的晶體管207和第二導電類型的晶體管209描述的隔離方式被分別隔離。具體而言，第一組晶體管完全被第一隔離結構201包圍，而包圍第二組晶體管的隔離結構在至少一側(cè)由第二隔離結構201’構成，且在其余側(cè)由第一隔離結構201構成，從而實現(xiàn)僅利用一個導電接觸給一組晶體管的背柵施加電壓。例如，對于圖5中所示的兩個晶體管209，也可以具有不同的導電類型，但可以通過本發(fā)明實施例的方案將其背柵控制為同一電壓。盡管在本實施方式中，除了用于隔離晶體管的隔離結構201之外，另外形成隔離結構201”用于導電接觸211’。然而，本發(fā)明不限于此，本領域技術人員也可以根據(jù)需要在任何隔離結構201中形成所述導電接觸211”。此外，盡管導電接觸211示為形成在用于電隔離第二導電類型的晶體管209的隔離結構201’中，但是本發(fā)明不限于此，可以另外單獨形成一個下表面與第三導電材料層212的下表面齊平且頂面與半導體層216的上表面齊平或略高的隔離結構用來容納部分導電接觸211。例如，通過隔離結構的不同深度設計，將任意一組特定的晶體管的背柵電壓通過同一導電接觸來控制，將其他的晶體管的背柵電壓通過不同的另一導電接觸來控制，從而能夠大大節(jié)省導電接觸的占用面積，提高晶片的利用率。此外，在描述制造半導體結構20的方法中，為了便于說明且作為例子，在與圖7中的線BB’平行的剖面上，第二導電類型的晶體管209的相對側(cè)被設計為第二隔離結構201’，而第二導電類型的晶體管209的另一相對側(cè)以及第一導電類型的晶體管207的各側(cè)均為第一隔離結構201。本領域技術人員可以理解，第一導電類型的晶體管207和第二導電類型的晶體管209周圍的隔離結構還可以以其他方式來布置。為了說明第一和第二隔離結構的不同布置方式，圖10-12示出了根據(jù)本發(fā)明的實施方式的晶體管周圍的隔離結構的另一種布局，其中圖10是俯視圖，圖11是沿圖10中的線AA’的截面圖，圖12是沿著圖10中的線BB’的截面圖。為了簡潔，圖中僅示例性地示出了第一和第二隔離結構的位置，而省略了晶體管，附圖標記303和305分別表示要形成第一和第二導電類型的晶體管的區(qū)域。需要說明的是，參考圖11，在與圖10中的線AA’平行方向的剖面上，形成第二導電類型的晶體管的區(qū)域305的兩側(cè)均為第二隔離結構301’，而形成第一導電類型的晶體管的區(qū)域303的兩側(cè)均為第一隔離結構301 ;在與圖10中的線BB’平行方向的剖面上，形成第二導電類型的晶體管的區(qū)域305的兩側(cè)分別為第一隔離結構301和第二隔離結構301’，而形成第一導電類型的晶體管的區(qū)域303的兩側(cè)均為第一隔離結構301。因此，在該實施 方式中，第一導電類型的晶體管被第一隔離結構301完全包圍，而完全包圍第二導電類型的晶體管的隔離結構在三個側(cè)上由第二隔離結構301’構成，且在剩余的一側(cè)由第一隔離結構301構成。由此，每個第二導電類型的晶體管下方的第二導電材料層308的部分與第二隔離結構301’下方的第二導電材料層308的部分之間是相互電連通。工藝和材料
在上面描述的各實施方式中，所涉及的各層的沉積可以采用本領域熟知的化學氣相沉積(CVD)、物理氣相沉積(PVD)、脈沖激光沉積(PLD)、原子層沉積(ALD)、等離子體增強原子層沉積(PEALD)或其他適合的工藝來完成；所涉及的光刻和蝕刻工藝可以采用本領域熟知的反應離子刻蝕(RIE)、電子回旋共振刻蝕(ECR)、感應耦合等離子體刻蝕(ICP)等來完成；所涉及的半導體襯底半導體基底100和200優(yōu)選為硅晶片，當然，也可以根據(jù)需要選擇其他任何合適的襯底；所述第一、第二、第三絕緣材料層優(yōu)選為氧化物層；所述第一、第二、第三導電材料層優(yōu)選為多晶硅層，并且可以通過離子注入被低電阻化，關于該離子注入，可以采用例如As、P等進行η型離子摻雜，或者采用例如Ιη、Β等進行ρ型離子摻雜，摻雜濃度通常為IO18 IO21CnT3 ;所述半導體層116,216的材料可以包含Si、SiGe, SiC和SiGeC中的一種或幾種的組合；所述隔離結構中的隔離材料可采用氧化物、氮化物或其組合；用于形成導電接觸111、211和211’的材料可以為但不限于Cu、Al、W、多晶硅或其組合。在形成導電接觸211和/或211’之前還可以由例如Ti、TiN或其組合形成接觸襯里層。盡管上文已經(jīng)通過各示例性實施方式詳細描述了本發(fā)明，但是本領域技術人員應當理解，在不脫離由所附權利要求限定的本發(fā)明的精神和范圍的情況下，可以對本發(fā)明進行多種替換和變型。
權利要求
1.一種半導體結構,包括 半導體基底； 在所述半導體基底上的第一絕緣材料層； 在所述第一絕緣材料層上的第一導電材料層； 在所述第一導電材料層上的第二絕緣材料層； 在所述第二絕緣材料層上的第二導電材料層； 在所述第二導電材料層上的絕緣埋層； 在所述絕緣埋層上的半導體層； 形成在所述半導體層上的晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第二導電材料層構成的背柵； 覆蓋所述半導體層以及所述晶體管的介質(zhì)層； 用于至少將每一個晶體管與相鄰晶體管電隔離的隔離結構，所述隔離結構的頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中；以及 貫穿所述介質(zhì)層并向下延伸到所述第一導電材料層中的導電接觸，所述導電接觸借助所述隔離結構中的至少一個隔離結構與所述晶體管隔離開，并且通過所述導電接觸將所述第一導電材料層電連接到外部以實現(xiàn)對第一組晶體管的背柵電壓的控制。
2.根據(jù)權利要求I所述的半導體結構，其中所述導電接觸還貫穿所述隔離結構中的至少一個隔離結構以向下延伸到所述第一導電材料層中。
3.根據(jù)權利要求I或2所述的半導體結構，其中第一組晶體管是nMOSFET，第二組晶體管是pMOSFET ;或者第一組晶體管是pMOSFET，第二組晶體管是nMOSFET。
4.一種用于制造半導體結構的方法，包括以下步驟 提供半導體基底； 在所述半導體基底上依次形成第一絕緣材料層、第一導電材料層、第二絕緣材料層、第二導電材料層以及絕緣埋層； 在所述絕緣埋層上結合半導體層； 貫穿所述半導體層、所述絕緣埋層和所述第二導電材料層形成隔離結構，所述隔離結構的頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中； 在所述半導體層上形成晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第二導電材料層構成的背柵，其中每一個晶體管借助所述隔離結構與相鄰晶體管電隔離； 形成覆蓋所述半導體層以及所述晶體管的介質(zhì)層；以及 形成貫穿所述介質(zhì)層并向下延伸到所述第一導電材料層中的導電接觸，所述導電接觸借助所述隔離結構中的至少一個隔離結構與所述晶體管隔離開，并且通過所述導電接觸將所述第一導電材料層電連接到外部以實現(xiàn)對第一組晶體管的背柵電壓的控制。
5.根據(jù)權利要求4所述的方法，其中所述導電接觸還貫穿所述隔離結構中的至少一個隔離結構以向下延伸到所述第一導電材料層中。
6.根據(jù)權利要求4或5所述的方法，其中第一組晶體管是nMOSFET，第二組晶體管是pMOSFET ;或者第一組晶體管是pMOSFET，第二組晶體管是nMOSFET。
7.—種半導體結構,包括 半導體基底； 在所述半導體基底上的第一絕緣材料層； 在所述第一絕緣材料層上的第一導電材料層； 在所述第一導電材料層上的第二絕緣材料層； 在所述第二絕緣材料層上的第二導電材料層； 在所述第二導電材料層上的第三絕緣材料層； 在所述第三絕緣材料層上的第三導電材料層； 在所述第三導電材料層上的絕緣埋層； 在所述絕緣埋層上的半導體層； 形成在所述半導體層上的晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第三導電材料層構成的背柵； 覆蓋所述半導體層以及所述晶體管的介質(zhì)層； 多個第一隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中； 多個第二隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第三絕緣材料層中； 貫穿所述介質(zhì)層、所述第一隔離結構之一和所述第二絕緣材料層以到達所述第一導電材料層的第一導電接觸；以及 貫穿所述介質(zhì)層、所述第二隔離結構之一和所述第三絕緣材料層以到達所述第二導電材料層的第二導電接觸， 其中包圍第一組晶體管中的每一個晶體管的隔離體由第一隔離結構構成，包圍第二組晶體管中的每一個晶體管的隔離體在其至少一側(cè)由第二隔離結構構成并且在其余側(cè)由第一隔離結構構成，使得第二組晶體管中的每一個晶體管下方的第二導電材料層的部分與所述第二導電接觸下方的第二導電材料層的部分是相互電連通的。
8.根據(jù)權利要求7所述的半導體結構，其中包圍第二組晶體管中的每一個晶體管的隔離體在其相對側(cè)由第二隔離結構構成，在其另外的相對側(cè)由第一隔離結構構成。
9.根據(jù)權利要求7或8所述的半導體結構，其中第一組晶體管是nMOSFET，第二組晶體管是pMOSFET ;或者第一組晶體管是pMOSFET，第二組晶體管是nMOSFET。
10.一種制造半導體結構的方法，包括以下步驟 提供半導體基底； 在所述半導體基底上依次形成第一絕緣材料層、第一導電材料層、第二絕緣材料層、第二導電材料層、第三絕緣材料層、第三導電材料層以及絕緣埋層； 在所述絕緣埋層上結合半導體層； 形成多個第一隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第二絕緣材料層中； 形成多個第二隔離結構，其頂部與所述半導體層的上表面齊平或略高，且底部位于所述第三絕緣材料層中；在所述半導體層上形成晶體管，所述晶體管至少包括第一組晶體管和第二組晶體管，所述晶體管的溝道區(qū)均形成于所述半導體層中且均具有由所述第三導電材料層構成的背柵； 形成覆蓋所述半導體層以及所述晶體管的介質(zhì)層； 貫穿所述介質(zhì)層、所述第一隔離結構之一和所述第二絕緣材料層形成第一導電接觸；以及 貫穿所述介質(zhì)層、所述第二隔離結構之一和所述第三絕緣材料層形成第二導電接觸， 其中包圍第一組晶體管中的每一個晶體管的隔離體由第一隔離結構構成，包圍第二組晶體管中的每一個晶體管的隔離體在其至少一側(cè)由第二隔離結構構成并且在其余側(cè)由第一隔離結構構成，使得第二組晶體管中的每一個晶體管下方的第二導電材料層的部分與所述第二導電接觸下方的第二導電材料層的部分是相互電連通的。
11.根據(jù)權利要求10所述的方法，其中包圍第二組晶體管中的每一個晶體管的隔離體在其一個相對側(cè)由第二隔離結構構成，在其另外的相對側(cè)由第一隔離結構構成。
12.根據(jù)權利要求10或11所述的方法，其中第一組晶體管是nMOSFET，第二組晶體管是pMOSFET ;或者第一組晶體管是pMOSFET，第二組晶體管是nMOSFET。
全文摘要
本發(fā)明涉及半導體結構及其制造方法。一種半導體結構包括半導體基底；依次形成在半導體基底上的第一絕緣材料層、第一導電材料層、第二絕緣材料層、第二導電材料層、絕緣埋層；結合在絕緣埋層上的半導體層；形成在半導體層上的晶體管，晶體管的溝道區(qū)均形成于半導體層中且均具有由第二導電材料層構成的背柵；覆蓋半導體層以及晶體管的介質(zhì)層；用于至少將每一個晶體管與相鄰晶體管電隔離的隔離結構，隔離結構的頂部與半導體層的上表面齊平或略高，且底部位于第二絕緣材料層中；以及貫穿介質(zhì)層并向下延伸到第一導電材料層中的導電接觸。
文檔編號H01L27/12GK102983140SQ201110263440
公開日2013年3月20日 申請日期2011年9月7日 優(yōu)先權日2011年9月7日
發(fā)明者朱慧瓏, 尹海洲, 駱志炯 申請人:中國科學院微電子研究所