專利名稱：一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器的制作方法，尤其涉及一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，傳統(tǒng)1T/1C DRAM單元為了獲得足夠的存儲電容量(一般要求30fF/cell)，其電容制備工藝(stack capacitor或者 deep-trench capacitor)將越來越復(fù)雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在VLSI中高性能embedded DRAM 領(lǐng)域具有良好發(fā)展前景。其中 IT-DRAM (one transistor dynamic random access memory)因其cell size只有4F2而成為目前Capacitorless DRAM的研究熱點(diǎn)。
IT-DRAM 一般為一個(gè)SOI浮體(floating body)晶體管，當(dāng)對其體區(qū)充電，即體區(qū)孔穴的積累來完成寫“1”，這時(shí)由于體區(qū)孔穴積累而造成襯底效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當(dāng)對其體區(qū)放電，即通過體漏PN結(jié)正偏將其體區(qū)積累的孔穴放掉來完成寫“O”，這時(shí)襯底效應(yīng)消失，閾值電壓恢復(fù)正常。而讀操作是讀取該晶體管開啟狀態(tài)時(shí)的源漏電流，由于“1”和“O”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當(dāng)較大時(shí)即表示讀出的是“1”， 而較小時(shí)即表示讀出的是“O”。
根據(jù)寫“1”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區(qū)時(shí)通過碰撞電離(impact-ionization)在體區(qū)積累孔穴，一類采用GIDL效應(yīng)在使體區(qū)積累孔穴。采用碰撞電離效應(yīng)的IT-DRAM是目前IT-DRAM的研究熱點(diǎn)。但采用碰撞電離效應(yīng)的IT-DRAM具有以下不穩(wěn)定的因素1、當(dāng)某cell在Hold狀態(tài)時(shí)，其札為低電壓，這是由于柵漏overlap，容易受BL端的電擾(同一 BL列其它c(diǎn)ell的讀寫操作)而產(chǎn)生GIDL效應(yīng)或者帶-帶隧道穿透(BTBT， Band-to-Band Tunneling)效應(yīng)，從而造成該cell的浮體區(qū)電荷轉(zhuǎn)換，尤其是Hold”0”時(shí)的 GIDL效應(yīng)或者BTBT效應(yīng)會造成浮體區(qū)空穴積累，導(dǎo)致電荷轉(zhuǎn)換，造成保持時(shí)間(retention time)變短。
2、當(dāng)柵長變小，短溝道效應(yīng)(SCE，Short Channel Effect)變得越來越嚴(yán)重，嚴(yán)重時(shí)將無法有效存儲電荷，造成DRAM失效。
為此，Ki-Whan Song 等人在論文(55 nm capacitor-less IT DRAM cell transistor with non-overlap structure, Electron Devices Meeting, 2008. IEDM 2008. IEEE International, 15-17 Dec. 2008，page: 1 - 4)中提出一種消除柵漏 overlap以消除GIDL或者BTBT效應(yīng)、增大電荷存儲空間的方法，即增大柵極側(cè)墻厚度、調(diào)整源漏注入條件和后續(xù)的thermal budget,以達(dá)到柵源、柵漏無overlap的目的。
該方法以改變常規(guī)CMOS工藝為代價(jià)，會影響CMOS器件相關(guān)性能，并使后續(xù) Contact工藝難度增大。與常規(guī)CMOS工藝兼容性差。發(fā)明內(nèi)容
本發(fā)明公開了一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，以提供一種常規(guī) CMOS工藝的柵源、柵漏imderlap特性，以消除GIDL(柵極感應(yīng)漏極漏電)效應(yīng)或者BTBT (帶與帶之間的隧道穿透)效應(yīng)，達(dá)到抑制漏電、加快充電速率的目的，并解決了現(xiàn)有技術(shù)中工藝缺乏可制造性的問題。
為了實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，在一絕緣體上硅(Silicon on Insulator, SOI)基板中形成有通過后柵極工藝制成的包含一晶體管的后柵極高介電常數(shù) MOS結(jié)構(gòu)，晶體管的漏極和源極分別與晶體管柵槽存在疊加區(qū)域，其中，包括以下步驟步驟a:進(jìn)行濕法刻蝕，將上述晶體管器件的晶體管柵槽內(nèi)的樣本柵去除，其中，高介電層和金屬氧化物介電材料層既可以在制備樣本柵時(shí)預(yù)先制備，也可以在去除樣本柵后制備；步驟b 晶體管柵槽內(nèi)傾斜一定的角度進(jìn)行傾斜離子注入，并且自動對準(zhǔn)注入于金屬氧化物介電材料層，增大柵槽處的功函數(shù)，以使得晶體管柵槽下方的擴(kuò)散區(qū)域反型為與該晶體管的阱區(qū)相同的摻雜類型。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，晶體管設(shè)置為源極為 N+型，漏極為N+型，阱區(qū)為P型。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，步驟b離子注入方向是靠近晶體管漏極一側(cè)的的角度傾斜離子注入。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，所述功函數(shù)為較大的離子，采用 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 元素為基的離子。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，步驟b離子注入為傾斜一定的角度雙向?qū)ΨQ傾斜離子注入，一個(gè)方向?yàn)榫w管柵槽內(nèi)的靠近晶體管源極一側(cè)的的角度傾斜離子注入，另一方向?yàn)榫w管柵槽內(nèi)的靠近晶體管漏極一側(cè)的的角度傾斜離子注入，以增大柵槽處的功函數(shù)，注入離子使得晶體管的柵下端的源漏擴(kuò)散區(qū)域反型為P型。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，晶體管設(shè)置為源極為 N+型，漏極為N+型，阱區(qū)為P型。
上述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，所述功函數(shù)為較大的例子，采用 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 元素為基的離子。
本發(fā)明由于采用了上述技術(shù)，使之具有的積極效果是通過實(shí)現(xiàn)不同于常規(guī)CMOS工藝的柵源，有效地消除GIDL (柵極感應(yīng)漏極漏電)效應(yīng)或者BTBT (帶與帶之間的隧道穿透)效應(yīng)，從而抑制漏電，加快充電速率，增大保持時(shí)間 (retention time)。


圖1是本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法的漏端單邊的流程圖。
圖2是本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法的漏端雙邊的流程圖。
具體實(shí)施方式
下面結(jié)合示意圖和具體操作實(shí)施例對本發(fā)明作進(jìn)一步說明。
首先采用漏端單邊圖1是本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法的漏端單邊的流程圖， 請參見圖1所示。本發(fā)明的一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，在一P 型絕緣體上硅基板上通過后柵極工藝形成一包含單晶體管1的后柵極高介電常數(shù)MOS結(jié)構(gòu)；將晶體管1設(shè)置為源極11為N+型，漏極12為N+型，阱區(qū)13為P型。
第一步進(jìn)行濕法刻蝕，將晶體管1器件的晶體管柵槽14內(nèi)的樣本柵去除，需要注意的一點(diǎn)是，其中，高介電層和金屬氧化物介電材料層既可以在制備樣本柵時(shí)預(yù)先制備，也可以在去除樣本柵后制備。
第二步進(jìn)行傾斜一定的角度傾斜離子注入，該離子能夠自動對準(zhǔn)注入金屬氧化物介電材料層2，并且針對柵槽14處進(jìn)行功函數(shù)的調(diào)節(jié)，該功函數(shù)為較大的離子，采用 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 元素為基的離子。進(jìn)行晶體管柵槽14內(nèi)的靠近晶體管1漏極12 —側(cè)的角度傾斜離子注入，使得晶體管1的柵下靠近漏端的溝道區(qū)域反型為P型，使得晶體管11的漏區(qū)的橫向擴(kuò)散至晶體管柵槽14下方的擴(kuò)散區(qū)域反型為與晶體管1的阱區(qū)13相同摻雜類型，也就是說反型為P型，從而使得晶體管 1的漏極12與晶體管柵槽14無疊加區(qū)域。
第三步進(jìn)行后續(xù)常規(guī)的絕緣體上硅的MOS結(jié)構(gòu)工藝。
采用漏端雙邊圖2為本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法的漏端雙邊的流程圖， 請參見圖2所示。本發(fā)明的一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其中，在一P 型絕緣體上硅基板上通過后柵極工藝形成一包含單晶體管1的后柵極高介電常數(shù)MOS結(jié)構(gòu)；將晶體管1設(shè)置為源極11為N+型，漏極12為N+型，阱區(qū)13為P型。
第一步進(jìn)行濕法刻蝕，將晶體管1器件的晶體管柵槽14內(nèi)的樣本柵去除，需要注意的一點(diǎn)是，其中，高介電層和金屬氧化物介電材料層既可以在制備樣本柵時(shí)預(yù)先制備，也可以在去除樣本柵后制備。
第二步進(jìn)行傾斜一定的角度雙向?qū)ΨQ傾斜離子注入，一個(gè)方向?yàn)榫w管柵槽14 內(nèi)的靠近晶體管1源極11 一側(cè)的角度傾斜離子注入，另一方向?yàn)榫w管柵槽14內(nèi)的靠近晶體管1漏極12 —側(cè)的角度傾斜離子注入。該離子能夠自動對準(zhǔn)注入金屬氧化物介電材料層2，并且針對柵槽14處進(jìn)行功函數(shù)的調(diào)節(jié)，該功函數(shù)為較大的離子，采用B、C、Al、Ti、 Cr、Ni、Ge、As、Se、詘、Pd、Te、Re、Pt、Au、Hg、Po元素為基的離子。進(jìn)行晶體管柵槽14內(nèi)的靠近晶體管1漏極12 —側(cè)的角度傾斜離子注入，使得晶體管1的柵下靠近源端和漏端的溝道區(qū)域反型為P型，使得晶體管11的源區(qū)和漏區(qū)的橫向擴(kuò)散至晶體管柵槽14下方的擴(kuò)散區(qū)域反型為與晶體管1的阱區(qū)13相同摻雜類型，也就是說反型為P型，從而使得晶體管 1的漏極12與晶體管柵槽14無疊加區(qū)域。
第三步進(jìn)行后續(xù)常規(guī)的絕緣體上硅的MOS結(jié)構(gòu)工藝。
綜上所述，使用本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，通過實(shí)現(xiàn)不同于常規(guī)CMOS工藝的柵源，有效地消除GIDL(柵極感應(yīng)漏極漏電)效應(yīng)或者BTBT(帶與帶之間的隧道穿透)效應(yīng)，從而抑制漏電，加快充電速率，增大保持時(shí)間(retention time)。
以上對本發(fā)明的具體實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實(shí)施方式，其中未盡詳細(xì)描述的方法和處理過程應(yīng)該理解為用本領(lǐng)域中的普通方式予以實(shí)施；本領(lǐng)域技術(shù)人員可以在權(quán)利要求的范圍內(nèi)做出各種變形或修改，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，在一絕緣體上硅基板中形成有通過后柵極工藝制成的包含一晶體管的后柵極高介電常數(shù)MOS結(jié)構(gòu)，晶體管的漏極和源極分別與晶體管柵槽存在疊加區(qū)域，其特征在于，包括以下步驟步驟a:進(jìn)行濕法刻蝕，將上述晶體管器件的晶體管柵槽內(nèi)的樣本柵去除，其中，高介電層和金屬氧化物介電材料層既可以在制備樣本柵時(shí)預(yù)先制備，也可以在去除樣本柵后制備；步驟b 晶體管柵槽內(nèi)的傾斜一定的角度進(jìn)行傾斜離子注入，并且自動對準(zhǔn)注入于金屬氧化物介電材料層，增大柵槽處的功函數(shù)，以使得晶體管柵槽下方的擴(kuò)散區(qū)域反型為與該晶體管的阱區(qū)相同的摻雜類型。
2.如權(quán)利要求1所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，晶體管設(shè)置為源極為N+型，漏極為N+型，阱區(qū)為P型。
3.如權(quán)利要求1所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，步驟b離子注入方向是靠近晶體管漏極一側(cè)的的角度傾斜離子注入。
4.如權(quán)利要求3所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，注入離子使得晶體管的柵下端的漏極擴(kuò)散區(qū)域反型為P型。
5.如權(quán)利要求1至4任一權(quán)利要求所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，所述功函數(shù)為較大的離子，采用B、C、Al、Ti、Cr、Ni、Ge、As、Se, Rh, Pd、Te、 Re、Pt、Au、Hg、Po元素為基的離子。
6.如權(quán)利要求1所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，步驟b離子注入為傾斜一定的角度雙向?qū)ΨQ傾斜離子注入，一個(gè)方向?yàn)榫w管柵槽內(nèi)的靠近晶體管源極一側(cè)的的角度傾斜離子注入，另一方向?yàn)榫w管柵槽內(nèi)的靠近晶體管漏極一側(cè)的的角度傾斜離子注入，以增大柵槽處的功函數(shù)，注入離子使得晶體管的柵下端的源漏擴(kuò)散區(qū)域反型為P型。
7.如權(quán)利要求6所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，晶體管設(shè)置為源極為N+型，漏極為N+型，阱區(qū)為P型。
8.如權(quán)利要求6所述的后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，其特征在于，所述功函數(shù)為較大的離子，采用 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 元素為基的離子。
全文摘要
本發(fā)明公開了一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制備方法，以解決現(xiàn)有技術(shù)中工藝缺乏可制造性的問題，提出一種更具可制造性設(shè)計(jì)(DFM，Design for Manufacturability)的絕緣體上硅后柵極晶體管動態(tài)隨機(jī)存儲器(SOI Gate-last 1T DRAM)的制備方法，適用于45nm及以下代的HKMG(高介電常數(shù)氧化層+金屬柵)后柵(Gate-last)工藝的集成電路制備中。使用本發(fā)明一種后柵極單晶體管動態(tài)隨機(jī)存儲器的制作方法，通過實(shí)現(xiàn)不同于常規(guī)CMOS工藝的柵源，有效地消除GIDL(柵極感應(yīng)漏極漏電)效應(yīng)或者BTBT(帶與帶之間的隧道穿透)效應(yīng)，從而抑制漏電，加快充電速率，增大保持時(shí)間(retention time)。
文檔編號H01L21/8242GK102543879SQ20111026530
公開日2012年7月4日 申請日期2011年9月8日 優(yōu)先權(quán)日2011年9月8日
發(fā)明者陳玉文, 顏丙勇, 黃曉櫓 申請人:上海華力微電子有限公司