專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置。
背景技術(shù)：
作為功率器件，例如廣泛應(yīng)用著具有溝槽柵構(gòu)造的縱型MOSFET (Metal-Oxide-Sem iconductor Field Effect Transistor 金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)。例如在 N溝道型中，若對柵電極施加正偏壓，則在P型襯底層的與柵絕緣膜的邊界面附近形成N溝道，電子從源層經(jīng)由N溝道、N型襯底層及漏層流向漏電極，成為導(dǎo)通狀態(tài)。在該構(gòu)造中，若較窄地設(shè)置溝槽間隔則溝道密度變大，能夠降低導(dǎo)通電阻。但是， 若較窄地設(shè)置溝槽間隔，則在溝槽間與源電極接觸的P型襯底層的區(qū)域變小。這會導(dǎo)致雪崩擊穿時的空穴的排出電阻增大即破壞耐量降低。

發(fā)明內(nèi)容
本發(fā)明的實施方式提供一種能夠同時實現(xiàn)低導(dǎo)通電阻和高破壞耐量的半導(dǎo)體裝置。根據(jù)實施方式，半導(dǎo)體裝置具備第一主電極、第一半導(dǎo)體層、第一導(dǎo)電型襯底層、 第二導(dǎo)電型襯底層、第一導(dǎo)電型的第二半導(dǎo)體層、第二導(dǎo)電型的埋入層、埋入電極、柵絕緣膜、柵電極、第二主電極。所述第一半導(dǎo)體層設(shè)置在所述第一主電極之上。所述第一導(dǎo)電型襯底層設(shè)置在所述第一半導(dǎo)體層之上。所述第二導(dǎo)電型襯底層設(shè)置在所述第一導(dǎo)電型襯底層之上。所述第二半導(dǎo)體層設(shè)置在所述第二導(dǎo)電型襯底層之上。所述埋入層選擇性地設(shè)置在所述第一導(dǎo)電型襯底層中。所述埋入電極設(shè)置在貫通所述第二導(dǎo)電型襯底層而到達所述埋入層的溝槽的底部，與所述埋入層相接觸。所述柵絕緣膜設(shè)置于比所述埋入電極靠上的所述溝槽的側(cè)壁。所述柵電極設(shè)置在所述溝槽內(nèi)的所述柵絕緣膜內(nèi)側(cè)。所述第二主電極設(shè)置在所述第二半導(dǎo)體層之上，與所述第二半導(dǎo)體層及所述埋入電極電連接。根據(jù)本發(fā)明的實施方式，能夠同時實現(xiàn)半導(dǎo)體裝置的低導(dǎo)通電阻和高破壞耐量。


圖1是第一實施方式的半導(dǎo)體裝置的示意剖視圖。圖2是第一實施方式的半導(dǎo)體裝置的示意俯視圖。圖3是圖1的A-A剖視圖。圖4是第二實施方式的半導(dǎo)體裝置的示意剖視圖。圖5是第三實施方式的半導(dǎo)體裝置的示意剖視圖。圖6是表示第一實施方式的半導(dǎo)體裝置的變形例的示意剖視圖。
圖7是第四實施方式的半導(dǎo)體裝置的示意剖視圖。圖8是第一變形例的半導(dǎo)體裝置的示意剖視圖。圖9是第二變形例的半導(dǎo)體裝置的示意剖視圖。圖10是第三變形例的半導(dǎo)體裝置的示意剖視圖。
具體實施例方式以下參照

實施方式。另外，在各圖中，對于相同要素賦予相同的附圖標記。在以下實施方式中，設(shè)第一導(dǎo)電型為N型、第二導(dǎo)電型為P型進行說明，但是也可以是第一導(dǎo)電型為P型、第二導(dǎo)電型為N型。此外，作為半導(dǎo)體使用硅?；蛘咭部梢允褂霉枰酝獾陌雽?dǎo)體(例如SiC、GaN等化合物半導(dǎo)體)。本實施方式的半導(dǎo)體裝置是在將設(shè)置在半導(dǎo)體層(或基板)的一個主面?zhèn)鹊牡谝恢麟姌O和設(shè)置在另一個主面?zhèn)鹊牡诙麟姌O之間連結(jié)的縱向上形成有電流路徑的縱型器件。但是，實施方式也同樣適用于具有第一主電極和在與該第一主電極同一主面?zhèn)仍O(shè)置的第二主電極的橫型器件。在以下的實施方式中，作為半導(dǎo)體裝置列舉了例子MOSFET (Metal-Oxide-Semicon ductor Field Effect ^Transistor 金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)，但是也可以是 IGBTdnsulated Gate Bipolar Transistor 集成門雙極型晶體管)。在IGBT的情況下， 將以下說明的N+型漏層11置換為P+型集電層即可。(第一實施方式)圖1是第一實施方式的半導(dǎo)體裝置的示意剖視圖。圖2是例示了該半導(dǎo)體裝置的主要要素的平面布置的模式圖。圖3是圖1的A-A剖視圖。半導(dǎo)體層包括N+型的漏層11、N—型的襯底層12、P型襯底層13、N+型的源層14、 P型的埋入層16。N+型漏層11及N+型源層14與N—型襯底層12相比N型雜質(zhì)濃度較高。N—型襯底層12設(shè)置在N+型漏層11之上。P型襯底層13設(shè)置在N—型襯底層12之上。N+型源層14設(shè)置在P型襯底層13之上。P型埋入層16在N—型襯底層12中選擇性地設(shè)置多個。在這些半導(dǎo)體層的表面?zhèn)刃纬捎卸鄠€溝槽t。多個溝槽t例如以條紋狀的平面圖案在橫向上排列形成。在此，“橫向”是指相對于半導(dǎo)體層(或基板)的主面大致平行的方向。各溝槽t從N+型源層14的表面起貫通P型襯底層13到達P型埋入層16。在溝槽t的底部周圍設(shè)置有P型埋入層16。即，P型埋入層16與溝槽t的底面及底面附近的側(cè)壁鄰接。溝槽t將P型襯底層13及N+型源層14的層疊構(gòu)造在橫向上分離為多個。P型襯底層13及N+型源層14與溝槽t的側(cè)壁鄰接。在溝槽t的底部設(shè)置有埋入電極23。埋入電極23的底面及側(cè)面與P型埋入層16 歐姆接觸。溝槽t內(nèi)在埋入電極23之上設(shè)置有絕緣膜17。在絕緣膜17中，特別將在比埋入電極23靠上的溝槽t的側(cè)壁設(shè)置的絕緣膜作為柵絕緣膜17a。
溝槽t內(nèi)在柵絕緣膜17a的內(nèi)側(cè)設(shè)置有柵電極18。柵電極18隔著柵絕緣膜17a 與P型襯底層13對置。柵電極18的上端與P型襯底層13和N+型源層14的邊界面相比稍微位于N+型源層14側(cè)。柵電極18的下端與P型襯底層13和N—型襯底層12的邊界面相比稍微位于N—型襯底層12側(cè)。在柵電極18與埋入電極23之間隔有絕緣膜17。如圖2所述，溝槽t、N+型源層14及柵電極18以例如條紋狀的平面圖案形成。P 型襯底層13也是，在N+型源層14之下以條紋狀的平面圖案形成。即，N+型源層14在P型襯底層13之上與P型襯底層13以相同寬度重疊的條紋狀的平面圖案形成。在漏層11的設(shè)置有N—型襯底層12的面的相反側(cè)的面上設(shè)置有第一主電極21。漏層11與第一電極21歐姆接觸，與第一主電極21電連接。在N+型源層14及溝槽t之上設(shè)置有第二主電極22。第二主電極22與N+型源層 14的表面歐姆接觸，與N+型源層14電連接。在柵電極18和第二主電極22之間隔有絕緣膜17。埋入電極23與第二主電極22電連接。在圖3中示出了其形狀例。如圖3所示， 埋入電極23的一部分23a被向上方引出而與第二主電極22連接。在溝槽t內(nèi)的一部分中不設(shè)置柵電極18。在該部分中，埋入電極23的一部分23a在溝槽t內(nèi)向深度方向延伸。經(jīng)由該一部分23a，埋入電極23與第二主電極22電連接。因此，與埋入電極23歐姆接觸的埋入層16經(jīng)過埋入電極23與第二主電極22電連接。另外，圖3所示的構(gòu)造只是一個例子， 只要埋入電極23與第二主電極22電連接即可。此外，柵電極18的一部分被向上方引出，與設(shè)置在溝槽t之上的柵布線51連接。 柵布線51通過絕緣層61相對于第二主電極22絕緣分離。第一主電極21及第二主電極22由例如金屬材料構(gòu)成。埋入電極23及柵電極18 由添加有雜質(zhì)且具有導(dǎo)電性的半導(dǎo)體材料(例如多晶硅)構(gòu)成。或者，作為埋入電極23及柵電極18也可以使用金屬。若在相對地對第一主電極21施加了高電位、對第二主電極22施加了低電位的狀態(tài)下，對柵電極18施加所需的柵電位，則在P型襯底層13的與柵絕緣膜17a的邊界面附近形成反轉(zhuǎn)層(溝道)。例如，第二主電極22被施加接地電位或負電位，柵電極18被施加正的柵電位。第一主電極21被施加比柵電位高的正電位。由此，經(jīng)由N+型源層14、溝道、N—型襯底層12及N+型漏層11，在第二主電極22和第一主電極21之間流過電流，成為導(dǎo)通狀態(tài)。此外，若在關(guān)閉(tum-off)時發(fā)生雪崩擊穿，則空穴電流經(jīng)由P型的埋入層16及與該埋入層16歐姆接觸的埋入電極23流向第二主電極22。由此，能夠抑制元件破壞。在溝槽柵構(gòu)造的功率器件中，在溝槽的底部附近電場特別容易變高，在溝槽底部附近容易發(fā)生雪崩擊穿。在本實施方式中，在溝槽t的底部周圍設(shè)置埋入層16，所以能夠有效地抑制破壞現(xiàn)象。此外，根據(jù)本實施方式，即使不使P型襯底層13與第二主電極22接觸，也能夠經(jīng)由P型埋入層16將雪崩擊穿時的空穴排出。因此，在包含形成有溝道的區(qū)域的相鄰的溝槽 t之間不確保P型襯底層13和第二主電極22的接觸也可以。因此，能夠較窄地設(shè)置溝槽間隔。通過較窄地設(shè)置溝槽間隔，能夠提高溝道密度，能夠降低導(dǎo)通電阻。即，在本實施方式中，能夠同時實現(xiàn)例如因電力控制用途而要求的低導(dǎo)通電阻和高破壞耐量。另外，如圖6所示，也可以是，在相鄰的溝槽t間，使P型襯底層13的一部分從N+ 型源層14露出，與第二主電極22接觸。此外，如圖8所示，也可以將圖6的N+型漏層11代替為P+型的集電層41而作為 IGBT。該情況下，能夠經(jīng)由P型襯底層13及P型埋入層16，使雪崩電流(空穴電流)流向第二主電極22。因此，能夠進一步提高破壞耐量。此外，即使為了降低導(dǎo)通電阻而使溝槽間隔變窄而使P型襯底層13和第二主電極 22接觸的面積變小，也能夠經(jīng)由P型埋入層16排出空穴，所以不會導(dǎo)致元件破壞。本實施方式的溝槽構(gòu)造部例如可以如下所示地形成。例如，先形成溝槽t，之后，在該溝槽t的底部注入P型雜質(zhì)。之后，進行熱處理，使注入的P型雜質(zhì)擴散。由此形成P型埋入層16。另外，熱處理也可以在形成埋入電極23、 絕緣膜17、柵電極18之后進行。在溝槽t的底部注入了 P型雜質(zhì)之后，在溝槽t的底部埋設(shè)埋入電極23。之后，在埋入電極23之上及溝槽t側(cè)壁形成絕緣膜17。之后，在絕緣膜17的內(nèi)側(cè)埋設(shè)柵電極18。(第二實施方式)如圖4所示，埋入電極23也可以不在所有溝槽內(nèi)設(shè)置。在圖4中，將多個溝槽分為第一溝槽tl和第二溝槽t2示出。第一溝槽tl從N+型源層14的表面起貫通P型襯底層13而到達N_型襯底層12。 在第一溝槽t的底面及側(cè)壁形成有絕緣膜17。在該絕緣膜17的內(nèi)側(cè)埋設(shè)有柵電極18。柵電極18隔著在第一溝槽tl的側(cè)壁形成的柵絕緣膜17a與P型襯底層13對置。第二溝槽t2也是，從N+型源層14的表面起貫通P型襯底層13到達N-型襯底層 12。第二溝槽t2比第一溝槽tl更深。在N_型襯底層12中，選擇性地設(shè)置有P型埋入層16。P型埋入層16在第一溝槽 tl的底部周圍不設(shè)置。第二溝槽t2的底部到達P型埋入層16。即，P型埋入層16與第二溝槽t2的底面及底面附近的側(cè)壁鄰接。第一溝槽tl將P型襯底層13及N+型源層14的層疊構(gòu)造在橫向上分離為多個。P 型襯底層13及N+型源層14與第一溝槽tl的側(cè)壁鄰接。同樣地，第二溝槽t2將P型襯底層13及N+型源層14的層疊構(gòu)造在橫向上分離為多個。P型襯底層13及N+型源層14與第二溝槽t2的側(cè)壁鄰接。在第二溝槽t2的底部設(shè)置有埋入電極23。埋入電極23的底面及側(cè)面與P型埋入層16歐姆接觸。第二溝槽t2內(nèi)在埋入電極23之上，隔著絕緣膜17設(shè)置有柵電極18。在比埋入電極23靠上的第二溝槽t2的側(cè)壁形成有柵絕緣膜17a。第二溝槽t2內(nèi)的柵電極18隔著柵絕緣膜17a與P型襯底層13對置。在本實施方式中，也與上述的第一實施方式同樣，將埋入電極23的一部分向上方引出，與第二主電極22連接。因此，與埋入電極23歐姆接觸的埋入層16經(jīng)由埋入電極23 與第二主電極22電連接。在本實施方式中也是，若在相對地對第一主電極21施加了高電位、對第二主電極22施加了低電位的狀態(tài)下，對第一溝槽tl內(nèi)及第二溝槽t2內(nèi)的柵電極18施加所需的柵電位，則在P型襯底層13的與柵絕緣膜17a的邊界面附近形成反轉(zhuǎn)層(溝道)，成為導(dǎo)通狀態(tài)。此外，雪崩電流(空穴電流)經(jīng)由P型的埋入層16及與該埋入層16歐姆接觸的埋入電極23流向第二主電極22。由此，能夠抑制元件破壞。通過將第二溝槽t2做成比第一溝槽tl更深，能夠?qū)型埋入層16及埋入電極23 設(shè)置在比第一溝槽tl更深的位置。P型埋入層16在比第一溝槽tl更深的位置與埋入電極 23的底部相接觸。因此，能夠有效地使在溝槽底部附近容易發(fā)生的雪崩電流(空穴電流) 經(jīng)由P型埋入層16及埋入電極23流向第二主電極22。在相鄰的溝槽的兩者中設(shè)置了 P型埋入層16的構(gòu)造中，若相鄰的P型埋入層16 間的間隔變窄，或者相鄰的P型埋入層16彼此之間接合，會妨礙導(dǎo)通狀態(tài)下的電子的縱向的流動。在本實施方式中，P型埋入層16及埋入電極23不是對應(yīng)于所有溝槽地設(shè)置，而是僅設(shè)置在被選擇的特定的溝槽(第二溝槽t2)的底部。因此，能夠做成不在相鄰的溝槽的兩者中都形成P型埋入層16的設(shè)計。由此，能夠不妨礙電子的縱向的流動地較窄地設(shè)置溝槽間隔。通過較窄地設(shè)置溝槽間隔，能夠提高溝道密度，降低導(dǎo)通電阻。在本實施方式中也能夠同時實現(xiàn)低導(dǎo)通電阻高破壞耐量。因此，在選擇性地設(shè)置P型埋入層16及埋入電極23的情況下，優(yōu)選為不在相鄰的溝槽的兩者都設(shè)置。(第三實施方式)接著，圖5是第三實施方式的半導(dǎo)體裝置的示意剖視圖。在本實施方式中，P型埋入層16及埋入電極33不在所有溝槽中設(shè)置。在圖5中， 將多個溝槽分為第一溝槽tl和第二溝槽t3來表示。第一溝槽tl從N+型源層14的表面起貫通P型襯底層13而到達N_型襯底層12。 在第一溝槽t的底面及側(cè)壁形成有絕緣膜17。在該絕緣膜17的內(nèi)側(cè)埋設(shè)有柵電極18。柵電極18隔著在第一溝槽tl的側(cè)壁形成的柵絕緣膜17a與P型襯底層13對置。第二溝槽t3也從N+型源層14的表面起貫通P型襯底層13而到達N—型襯底層 12。第二溝槽t3比第一溝槽tl更深。在N_型襯底層12中選擇性地設(shè)置有P型埋入層16。P型埋入層16在第一溝槽 tl的底部周圍不設(shè)置。第二溝槽t3的底部到達P型埋入層16。P型埋入層16與第二溝槽t3的底面鄰接。此外，P型埋入層16與第二溝槽t3中的比P型襯底層13靠下的側(cè)壁鄰接。第二溝槽t3將P型襯底層13及N+型源層14的層疊構(gòu)造在橫向上分離為多個。在第二溝槽t3內(nèi)設(shè)置有埋入電極33。埋入電極33從第二溝槽t3的底部到開口部為止被填充。埋入電極33的底面及側(cè)面與P型埋入層16歐姆接觸。埋入電極33由添加有雜質(zhì)并具有導(dǎo)電性的半導(dǎo)體材料(例如多晶硅)、或者金屬材料構(gòu)成。第二主電極22在第二溝槽t3之上也設(shè)置，與填充在第二溝槽t3內(nèi)的埋入電極33 的上端相接觸。與埋入電極33歐姆接觸的P型埋入層16經(jīng)由埋入電極33與第二主電極 22電連接。
柵電極18在第二溝槽t3內(nèi)不設(shè)置。與第二溝槽t3鄰接的N+型源層14及P型襯底層13各自的側(cè)面與埋入電極33的側(cè)面相接觸。在本實施方式中也是，若在相對地對第一主電極21施加了高電位、對第二主電極 22施加了低電位的狀態(tài)下，對第一溝槽tl內(nèi)的柵電極18施加所需的柵電位，則在與第一溝槽tl鄰接的P型襯底層13的與柵絕緣膜17a的邊界面附近形成反轉(zhuǎn)層(溝道)，成為導(dǎo)通狀態(tài)。此外，雪崩電流(空穴電流)經(jīng)由P型的埋入層16及與該埋入層16歐姆接觸的埋入電極33流向第二主電極22。由此，能夠抑制元件破壞。進而，由于P型襯底層13的側(cè)面與埋入電極33相接觸，所以雪崩電流(空穴電流)也能夠經(jīng)由P型襯底層13及埋入電極33流入第二主電極22。因此，能夠得到更高的破壞耐量。此外，在本實施方式中也是，P型埋入層16及埋入電極33也是不對應(yīng)于所有溝槽地設(shè)置，而是僅設(shè)置于被選擇的特定的溝槽(第二溝槽t3)。因此，能夠做成不在相鄰的溝槽的兩者都形成P型埋入層16的設(shè)計。由此，能夠不妨礙電子的縱向的流動地較窄地設(shè)置溝槽間隔。通過較窄地設(shè)置溝槽間隔，能夠提高溝道密度，降低導(dǎo)通電阻(導(dǎo)通電壓)。在本實施方式中，也能夠同時實現(xiàn)低導(dǎo)通電阻(低導(dǎo)通電壓)和高破壞耐量。因此，優(yōu)選為P型埋入層16及埋入電極33不在相鄰的溝槽的兩者都設(shè)置。(第四實施方式)接著，圖7是作為第四實施方式的半導(dǎo)體裝置的IGBTansulated Gate Bipolar Transistor)的示意剖視圖。該IGBT具有例如在圖4所示的第二實施方式的半導(dǎo)體裝置中，將N+型的漏層11 置換為P+型的集電層41后的構(gòu)造。若在相對地對第一主電極21施加了高電位、對第二主電極22施加了低電位的狀態(tài)下，對第一溝槽tl內(nèi)及第二溝槽t2內(nèi)的柵電極18施加所需的柵電位，則在P型襯底層 13的與柵絕緣膜17a的邊界面附近形成反轉(zhuǎn)層(溝道)。由此，電子從N+型源層14經(jīng)由溝道被注入型襯底層12，成為導(dǎo)通狀態(tài)。這時， 進而，空穴被從P+型集電層41注入到N_型襯底層12。被注入到N_型襯底層12的電子經(jīng)過P+型集電層41而流向第一主電極21。被注入到N_型襯底層12的空穴經(jīng)由P型埋入層 16及埋入電極23流向第二主電極22。在IGBT中，在導(dǎo)通狀態(tài)時，空穴被從P+型集電層41 注入到N-型襯底層12，產(chǎn)生傳導(dǎo)率調(diào)制，N—型襯底層12的電阻較小。雪崩電流(空穴電流)經(jīng)由P型的埋入層16及與該埋入層16歐姆接觸的埋入電極23流向第二主電極22。由此，能夠抑制元件破壞。此外，在本實施方式中，在包含形成有溝道的區(qū)域的相鄰的溝槽間，P型襯底層13 和第二主電極22不接觸。因此，在導(dǎo)通狀態(tài)時，N—型襯底層12的P型襯底層13側(cè)的部分被蓄積空穴。該空穴的蓄積促進向N—型襯底層12的電子的注入。結(jié)果，能夠降低導(dǎo)通電壓。在本實施方式中，也能夠同時實現(xiàn)低導(dǎo)通電阻(低導(dǎo)通電壓)和高破壞耐量。此外，在本實施方式中，也可以如圖9所示，在相鄰的溝槽間使P型襯底層13的一部分從N+型源層14露出，與第二主電極22接觸。
此外，也可以如圖10所示，將圖9的具有溝槽t2、埋入電極23及P型埋入層16的溝槽構(gòu)造部做成圖5的第三實施方式的具有溝槽t3、埋入電極33及P型埋入層16的溝槽構(gòu)造部。以上說明了本發(fā)明的幾個實施方式，這些實施方式只是作為例子進行提示，并不意欲限定發(fā)明的范圍。這些新穎的實施方式也能夠采用其他各種方式實施，在不脫離發(fā)明的主旨的范圍內(nèi)能夠進行各種省略、替換、變更。這些實施方式及其變形包含在發(fā)明的范圍和主旨內(nèi)，并且也包含在權(quán)利要求書中記載的發(fā)明及其等同的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備 第一主電極；第一半導(dǎo)體層，設(shè)置在所述第一主電極之上； 第一導(dǎo)電型襯底層，設(shè)置在所述第一半導(dǎo)體層之上； 第二導(dǎo)電型襯底層，設(shè)置在所述第一導(dǎo)電型襯底層之上； 第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置在所述第二導(dǎo)電型襯底層之上； 第二導(dǎo)電型的埋入層，選擇性地設(shè)置在所述第一導(dǎo)電型襯底層中； 埋入電極，設(shè)置在貫通所述第二導(dǎo)電型襯底層而到達所述埋入層的溝槽的底部，與所述埋入層相接觸；柵絕緣膜，設(shè)置在比所述埋入電極靠上的所述溝槽的側(cè)壁； 柵電極，設(shè)置在所述溝槽內(nèi)的所述柵絕緣膜內(nèi)側(cè)；以及第二主電極，設(shè)置在所述第二半導(dǎo)體層之上，與所述第二半導(dǎo)體層及所述埋入電極電連接。
2.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于，在所述溝槽內(nèi)，在所述柵電極與所述埋入電極之間設(shè)置有絕緣膜。
3.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于， 所述埋入層與所述埋入電極的底面及側(cè)面相接觸。
4.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于， 所述埋入電極是含有雜質(zhì)且具有導(dǎo)電性的半導(dǎo)體。
5.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于， 所述第一半導(dǎo)體層是第一導(dǎo)電型的漏層。
6.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于， 所述第一半導(dǎo)體層是第二導(dǎo)電型的集電層。
7.如權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于，所述第二半導(dǎo)體層在所述第二導(dǎo)電型襯底層之上，設(shè)置成與所述第二導(dǎo)電型襯底層以相同寬度重疊的條紋狀的平面圖案。
8.一種半導(dǎo)體裝置，其特征在于，具備 第一主電極；第一半導(dǎo)體層，設(shè)置在所述第一主電極之上； 第一導(dǎo)電型襯底層，設(shè)置在所述第一半導(dǎo)體層之上； 第二導(dǎo)電型襯底層，設(shè)置在所述第一導(dǎo)電型襯底層之上； 第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置在所述第二導(dǎo)電型襯底層之上； 柵絕緣膜，設(shè)置在貫通所述第二導(dǎo)電型襯底層而到達所述第一導(dǎo)電型襯底層的第一溝槽的側(cè)壁；柵電極，設(shè)置在所述第一溝槽內(nèi)的所述柵絕緣膜內(nèi)側(cè)； 第二導(dǎo)電型的埋入層，選擇性地設(shè)置在所述第一導(dǎo)電型襯底層中； 埋入電極，設(shè)置在貫通所述第二導(dǎo)電型襯底層而到達所述埋入層的第二溝槽內(nèi)，與所述埋入層相接觸；以及第二主電極，設(shè)置在所述第二半導(dǎo)體層之上，與所述第二半導(dǎo)體層及所述埋入電極電連接。
9.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述埋入電極設(shè)置在所述第二溝槽的底部，在所述第二溝槽內(nèi)的所述埋入電極之上設(shè)置有隔著絕緣膜與所述柵電極電連接的第二柵電極。
10.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于，所述埋入電極在所述第二溝槽內(nèi)從底部到開口部地填充，所述第二主電極也設(shè)置在所述第二溝槽之上，與所述第二溝槽內(nèi)填充的所述埋入電極的上端相接觸。
11.如權(quán)利要求10記載的半導(dǎo)體裝置，其特征在于， 所述第二導(dǎo)電型襯底層與所述埋入電極的側(cè)面相接觸。
12.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述第二溝槽比所述第一溝槽更深。
13.如權(quán)利要求12記載的半導(dǎo)體裝置，其特征在于，所述埋入層在比所述第一溝槽更深的位置與所述埋入電極的底部相接觸。
14.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述埋入層與所述埋入電極的底面及側(cè)面相接觸。
15.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述埋入電極是含有雜質(zhì)且具有導(dǎo)電性的半導(dǎo)體。
16.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述第一半導(dǎo)體層是第一導(dǎo)電型的漏層。
17.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于， 所述第一半導(dǎo)體層是第二導(dǎo)電型的集電層。
18.如權(quán)利要求8記載的半導(dǎo)體裝置，其特征在于，所述第二半導(dǎo)體層在所述第二導(dǎo)電型襯底層之上，設(shè)置成與所述第二導(dǎo)電型襯底層以相同寬度重疊的條紋狀的平面圖案。
全文摘要
半導(dǎo)體裝置具備第一主電極、第一半導(dǎo)體層、第一導(dǎo)電型襯底層、第二導(dǎo)電型襯底層、第一導(dǎo)電型的第二半導(dǎo)體層、第二導(dǎo)電型的埋入層、埋入電極、柵絕緣膜、柵電極、以及第二主電極。埋入層選擇性地設(shè)置在第一導(dǎo)電型襯底層中。埋入電極設(shè)置在貫通第二導(dǎo)電型襯底層而到達埋入層的溝槽的底部，與埋入層相接觸。柵絕緣膜設(shè)置在比埋入電極靠上的溝槽的側(cè)壁。柵電極設(shè)置在溝槽內(nèi)的柵絕緣膜內(nèi)側(cè)。第二主電極設(shè)置在第二半導(dǎo)體層之上，與第二半導(dǎo)體層及埋入電極電連接。
文檔編號H01L29/10GK102403358SQ20111026550
公開日2012年4月4日 申請日期2011年9月8日 優(yōu)先權(quán)日2010年9月15日
發(fā)明者小倉常雄 申請人:株式會社東芝