專利名稱：Sram單元及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元及其制作方法，其中SRAM單元由具有不同鰭片高度的鰭式場(chǎng)效應(yīng)晶體管(FinFET)構(gòu)成。
背景技術(shù)：
與常規(guī)的晶體管相比，鰭式場(chǎng)效應(yīng)晶體管(FinFET)由于其更快的開關(guān)速度、較高的電流密度以及對(duì)短溝道效應(yīng)的更佳抑制，得到了越來越多的應(yīng)用。在典型的FinFET中， 溝道設(shè)置在半導(dǎo)體鰭片(fin)中。鰭片通常包括橫截面基本上為矩形的單晶半導(dǎo)體材料。 鰭片的高度通常大于鰭片的寬度，以實(shí)現(xiàn)較高的每單位面積導(dǎo)通電流。
盡管FinFET相對(duì)于常規(guī)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)提供了改進(jìn)的性能，但是也帶來了一些設(shè)計(jì)挑戰(zhàn)。具體來說，常規(guī)MOSFET對(duì)于器件寬度基本上無限制，而 FinFET通常具有相同高度的鰭片。換言之，為了控制晶體管的導(dǎo)通電流和截止電流，常規(guī) MOSFET提供兩個(gè)參數(shù)溝道的寬度W和長(zhǎng)度L ;而FinFET僅提供一個(gè)參數(shù)=FinFET的長(zhǎng)度 L，這是因?yàn)轹捚母叨仁枪潭ǖ?，因此溝道寬度固定。因此，?duì)于給定的晶體管長(zhǎng)度L(定義了導(dǎo)通電流與截止電流之比)，來自單個(gè)鰭片的導(dǎo)通電流量是固定的。
然而，在高性能集成電路中經(jīng)常需要具有不同導(dǎo)通電流的晶體管。一個(gè)這樣的例子是6晶體管SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)單元，其中下拉晶體管的導(dǎo)通電流與旁通閘閥 (pass-gate)晶體管的導(dǎo)通電流之比(β比)需要保持接近2,以便實(shí)現(xiàn)SRAM單元的最佳性能。
圖1示出了作為示例的常規(guī)6晶體管SRAM單元的俯視圖。如圖1所示，在半導(dǎo)體襯底上設(shè)置了有源區(qū)103、柵電極104和第一級(jí)金屬布線105。該SRAM單元包括如下6個(gè)晶體管第一上拉PFET (P型場(chǎng)效應(yīng)晶體管)110、第一下拉NFET (N型場(chǎng)效應(yīng)晶體管)120、第一旁通閘閥NFET 130、第二上拉PFET 111、第二下拉NFET 121、以及第二旁通閘閥NFET 131。 在此，第一下拉NFET 120與相應(yīng)的第一旁通閘閥NFET 130各自的有源區(qū)具有不同的寬度， 以將β比維持在2左右。另外，下拉NFET 120、121與上拉PFET 110、111之間的寬度比也在2左右，以使得下拉NFET 120、121與上拉PFET 110、111之間的電流比(Y比)約為4。
對(duì)于常規(guī)的FinFET而言，鰭片通常具有相同的高度。這是因?yàn)闉榱吮阌邛捚墓饪虡?gòu)圖，不同F(xiàn)inFET中鰭片的物理高度需要保持一致。此外，與常規(guī)MOSFET器件不同，鰭片的物理寬度增加不會(huì)導(dǎo)致溝道寬度增加(或者電流增加)，因?yàn)闇系牢挥邛捚膫?cè)壁上。 因此，對(duì)于采用FinFET的6晶體管SRAM單元而言，為了如上所述保持約為2的β比和/ 或約為4的Y比，需要采用一些應(yīng)對(duì)措施。
一種措施是對(duì)下拉NFET使用兩個(gè)鰭片,而對(duì)旁通閘閥NFET僅使用一個(gè)鰭片。這種措施將會(huì)導(dǎo)致SRAM單元的布局面積增加。另一種措施是通過使溝道長(zhǎng)度變長(zhǎng)來弱化旁通閘閥NFET。具體地，例如通過使旁通閘閥NFET的柵電極變寬，從而相應(yīng)地導(dǎo)致溝道長(zhǎng)度變長(zhǎng)，且因此導(dǎo)通電流降低。這種措施也會(huì)導(dǎo)致SRAM單元的布局面積增加。再一種措施是通過減小鰭片的高度來弱化旁通閘閥NFET。由于只改變了垂直方向上的尺寸，從而不會(huì)增加SRAM單元的布局面積。但是，目前尚不存在有效改變鰭片高度的手段。
因此，存在對(duì)于一種新穎的SRAM單元及其制造方法的需求，其中構(gòu)成SRAM單元的 FinFET具有不同的鰭片高度。發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種SRAM單元及其制作方法，其中，能夠以簡(jiǎn)單易行的方式來提供具有不同高度的鰭片。
根據(jù)一個(gè)實(shí)施例，提供了一種SRAM單元，包括半導(dǎo)體層；以及在半導(dǎo)體層上形成的第一 FinFET和第二 FinFET，其中第一 FinFET包括對(duì)半導(dǎo)體層構(gòu)圖而形成的第一鰭片，第一鰭片具有第一頂面和第一底面，第二 FinFET包括對(duì)半導(dǎo)體層構(gòu)圖而形成的第二鰭片，第二鰭片具有第二頂面和第二底面，其中，第一頂面與第二頂面持平，第一底面和第二底面接于半導(dǎo)體層，且第二鰭片的高度高于第一鰭片的高度。
根據(jù)另一實(shí)施例，提供了一種制作SRAM單元的方法，SRAM單元包括第一 FinFET 和第二 FinFET，該方法包括在半導(dǎo)體層的第一區(qū)域和第二區(qū)域中，對(duì)半導(dǎo)體層進(jìn)行構(gòu)圖， 以分別形成第一鰭片和第二鰭片，第一鰭片具有第一頂面和第一底面，第二鰭片具有第二頂面和第二底面；以及基于第一鰭片和第二鰭片，分別形成第一 FinFET和第二 FinFET，其中，第一頂面與第二頂面持平，第一底面和第二底面接于半導(dǎo)體層，且第二鰭片的高度高于第一鰭片的高度。
根據(jù)實(shí)施例，通過在同一半導(dǎo)體層上分別進(jìn)行不同深度的刻蝕工藝，可以提供具有不同厚度的鰭片。從而在SRAM單元中，可以有效地集成具有不同電流驅(qū)動(dòng)能力的晶體管器件。


通過以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中
圖1示出了常規(guī)6晶體管SRAM單元的俯視圖2 16示出了根據(jù)本發(fā)明實(shí)施例的制造半導(dǎo)體結(jié)構(gòu)的流程中各步驟得到的結(jié)構(gòu)的示意圖，各圖中，㈧示出了俯視圖，⑶示出了沿B-B'線的截面圖，(C)示出了沿 C-C'線的截面圖17 19示出了根據(jù)本發(fā)明另一實(shí)施例的制造半導(dǎo)體結(jié)構(gòu)的流程中相關(guān)步驟得到的結(jié)構(gòu)的示意圖，各圖中，(A)示出了俯視圖，(B)示出了沿B-B'線的截面圖，(C)示出了沿C-C,線的截面圖。
具體實(shí)施方式
以下，通過附圖中示出的具體實(shí)施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
在附圖中示出了根據(jù)本發(fā)明實(shí)施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。
在以下，以Si基材料為例進(jìn)行描述，但是應(yīng)該理解的是，本發(fā)明并不限于Si基材料，而是可以應(yīng)用于其他各種半導(dǎo)體材料。
如圖2所示，提供半導(dǎo)體層1000，例如體Si半導(dǎo)體層。該半導(dǎo)體層1000可以是襯底本身如體半導(dǎo)體襯底，或者可以是在襯底上形成的半導(dǎo)體層。在該半導(dǎo)體層1000上，還形成有硬掩膜層，例如包括氧化物層(氧化硅)1005和氮化物層(氮化硅)1006。氧化物層 1005和氮化物層1006例如通過淀積形成于半導(dǎo)體襯底上。例如，氧化物層1005的厚度約為2-5nm，氮化物層1006的厚度約為10_50nm。
在上述結(jié)構(gòu)上涂覆光致抗蝕劑層1007，并將其構(gòu)圖為與將要形成的鰭片圖案相對(duì)應(yīng)。具體地，在6晶體管SRAM單元的示例中，將光致抗蝕劑層1007構(gòu)圖為4個(gè)條狀形狀。 如圖2所示，這4個(gè)條狀形狀從左至右依次為與第一下拉NFET (參見圖1中的120)和第一旁通閘閥NFET(參見圖1中的130)各自的鰭片(參見以下描述，這兩個(gè)鰭片實(shí)際上連接在一起)相對(duì)應(yīng)的條狀形狀，與第一上拉PFET (參見圖1中的110)的鰭片相對(duì)應(yīng)的條狀形狀， 與第二上拉PFET (參見圖1中的111)的鰭片相對(duì)應(yīng)的條狀形狀，以及與第二下拉NFET (參見圖1中的121)和第二旁通閘閥NFET(參見圖1中的131)各自的鰭片(參見以下描述， 這兩個(gè)鰭片實(shí)際上連接在一起)相對(duì)應(yīng)的條狀形狀。
然后，如圖3所示，利用構(gòu)圖的光致抗蝕劑層1007作為掩膜，對(duì)硬掩膜層(氧化物層1005和氮化物層1006)進(jìn)行構(gòu)圖。這種構(gòu)圖例如通過RIE (反應(yīng)離子刻蝕)來進(jìn)行。之后，可以去除光致抗蝕劑層1007。
在對(duì)硬掩膜層進(jìn)行構(gòu)圖之后，可以利用構(gòu)圖的硬掩膜層(氧化物層1005和氮化物層1006)為掩膜，對(duì)半導(dǎo)體層1000進(jìn)行構(gòu)圖，以形成鰭片。根據(jù)一個(gè)實(shí)施例，可以對(duì)半導(dǎo)體層的不同區(qū)域進(jìn)行不同深度的刻蝕，從而得到不同高度的鰭片。
具體地，首先，如圖4所示，利用構(gòu)圖的硬掩膜層(1005和1006)為掩膜，對(duì)半導(dǎo)體層1000進(jìn)行構(gòu)圖例如RIE，刻蝕的深度例如為約30-150nm。在此，刻蝕深度例如可以通過 RIE過程中的離子能量、刻蝕時(shí)間等工藝參數(shù)來控制。構(gòu)圖后的半導(dǎo)體層1000中形成了具有第一高度的鰭片圖4(A)中最左側(cè)條狀部分的上半部，對(duì)應(yīng)于第一旁通閘閥NFET(參見圖1中的130)的鰭片；圖4(A)中左側(cè)第二條狀部分，對(duì)應(yīng)于第一上拉PFET(參見圖1中的 110)的鰭片；圖4(A)中右側(cè)第二條狀部分，對(duì)應(yīng)于第二上拉PFET(參見圖1中的111)的鰭片；圖4(A)中最右側(cè)條狀部分的下半部，對(duì)應(yīng)于第二旁通閘閥NFET(參見圖1中的131) 的鰭片。這些鰭片的高度(即，第一高度)對(duì)應(yīng)于半導(dǎo)體層1000在此次構(gòu)圖過程中下凹或者說被刻蝕的深度，例如為約30-150nm。
然后，如圖5所示，使用掩膜層例如光致抗蝕劑層1008來覆蓋圖4所示結(jié)構(gòu)，并對(duì)該掩膜層1008進(jìn)行構(gòu)圖，使得僅露出與下拉晶體管(參見圖1中的120、121)相對(duì)應(yīng)的區(qū)域。
然后，如圖6所示，以構(gòu)圖的掩膜層1008為掩膜，對(duì)露出區(qū)域中的半導(dǎo)體層1000 進(jìn)行進(jìn)一步構(gòu)圖如RIE，以增大該區(qū)域中鰭片的高度。例如，在下拉晶體管的區(qū)域，半導(dǎo)體層 1000被再次刻蝕約30-150nm。之后，去除掩膜層1008。
這樣，就形成了具有第二高度的鰭片圖6(A)中最左側(cè)條狀部分的下半部，對(duì)應(yīng)于第一下拉NFET (參見圖1中的120)的鰭片；以及圖5(A)中最右側(cè)條狀部分的上半部，對(duì)應(yīng)于第二下拉NFET(參見圖1中的121)的鰭片。這兩個(gè)鰭片的高度(即，第二高度)對(duì)應(yīng)于半導(dǎo)體層1000在下拉晶體管區(qū)域中下凹或者說被刻蝕的深度(在該實(shí)施例中，為兩次刻蝕深度之和)，例如為約60-300nm。
這樣，就形成了具有不同高度的鰭片結(jié)構(gòu)。具體地，如圖6所示，在6晶體管SRAM 單元的示例中，在與上拉晶體管和旁通閘閥晶體管相對(duì)應(yīng)的區(qū)域中，形成具有第一高度的鰭片結(jié)構(gòu)；在與下拉晶體管相對(duì)應(yīng)的區(qū)域中，形成具有第二高度的鰭片結(jié)構(gòu)。也即，下拉晶體管的鰭片高度較大，因此下拉晶體管具有較大的溝道寬度，從而提供較大的導(dǎo)通電流。
可以看到，在該實(shí)施例中，通過對(duì)半導(dǎo)體層的不同區(qū)域分別進(jìn)行不同刻蝕深度的選擇性構(gòu)圖，在同一半導(dǎo)體層中形成了具有不同高度的鰭片。
在此需要指出的是，在本申請(qǐng)中，鰭片的“高度”是指鰭片的頂面距其底面(即，該鰭片所接于的半導(dǎo)體層的表面)的高度。例如，在圖6所示的示例中，在上拉晶體管和旁通閘閥晶體管區(qū)域中，鰭片的高度為半導(dǎo)體層1000的頂面(即，該區(qū)域中鰭片的頂面)距半導(dǎo)體層1000在該區(qū)域中鰭片之外的區(qū)域中的表面的高度；在下拉晶體管區(qū)域中，鰭片的高度為半導(dǎo)體層1000的頂面(即，該區(qū)域中鰭片的頂面)距半導(dǎo)體層1000在該區(qū)域中鰭片之外的區(qū)域中的表面的高度。
在此，所述的“接于”是指鰭片與半導(dǎo)體層之間直接接觸，并不存在其他材料層。存在這樣一種情況在半導(dǎo)體層之下另外還存在其他層如襯底時(shí)，鰭片可以貫穿整個(gè)半導(dǎo)體層(即，利用整個(gè)厚度的半導(dǎo)體層來形成該厚度的鰭片)。這時(shí)，該鰭片 的底面與半導(dǎo)體層的底面相重合。在本公開中，將這種情況也認(rèn)為是鰭片“接于”半導(dǎo)體層，因?yàn)轹捚c半導(dǎo)體層之間并不存在其他材料層。
在該實(shí)施例中，各個(gè)鰭片的頂面保持齊平，從而有利于后繼處理；通過使得各鰭片所處區(qū)域的半導(dǎo)體層表面高度不同，來使相應(yīng)鰭片的高度不同。
在如上所述形成具有不同高度的鰭片結(jié)構(gòu)之后，可以進(jìn)行后繼處理，以形成完整的器件。
在此，優(yōu)選地，還在各鰭片底部形成阻擋區(qū)，用以至少部分地抑制最終形成的 FinFET的源、漏區(qū)之間通過鰭片底部的漏電流。優(yōu)選地，對(duì)于NFET，阻擋區(qū)為p型摻雜；而對(duì)于PFET，阻擋區(qū)為η型摻雜。
具體地，如圖7所示，形成掩膜層1009例如光致抗蝕劑層，并對(duì)其進(jìn)行構(gòu)圖，以覆蓋PFET區(qū)域；然后，如圖8中箭頭所示，對(duì)NFET區(qū)域進(jìn)行離子注入，向半導(dǎo)體層中注入用于形成阻擋區(qū)的摻雜劑。在此，摻雜劑優(yōu)選地為P型摻雜劑，例如B或BF2，然后去除掩膜層1009。由于存在硬掩膜層，特別是氮化物層1006，注入自對(duì)準(zhǔn)于鰭片兩側(cè)。
同樣地，如圖9所示，形成掩膜層1010例如光致抗蝕劑層，并對(duì)其進(jìn)行構(gòu)圖，以覆蓋NFET區(qū)域；然后，如圖10中箭頭所示，對(duì)PFET區(qū)域進(jìn)行離子注入，向半導(dǎo)體層中注入用于形成阻擋區(qū)的摻雜劑。在此，摻雜劑優(yōu)選地為η型摻雜劑，例如P或As，然后去除掩膜層1010。在此，由于存在硬掩膜層，特別是氮化物層1006，注入自對(duì)準(zhǔn)于鰭片兩側(cè)。
這里需要指出的是，圖7、8所示的處理與圖9、10所示的處理可以交換順序。
在如上所述進(jìn)行阻擋區(qū)注入之后，通過退火來激活注入的摻雜劑，使得摻雜劑擴(kuò)散到鰭片的底部，從而形成阻擋區(qū)。最終形成的阻擋區(qū)的摻雜濃度約為 Ixio1W3-1xio1W30如圖1i所示，在nfet區(qū)域中形成了 p型摻雜的阻擋區(qū)ιοιι，在 PFET區(qū)域中形成了 η型摻雜的阻擋區(qū)1012。這里需要指出的是，阻擋區(qū)1011、1012可能并非具有銳利的邊界；在圖中，只是為了圖示方便，將阻擋區(qū)1011、1012示出為具有筆直且明確的邊界。
接下來，可以在鰭片兩側(cè)形成隔離層，并且在隔離層上跨鰭片形成柵堆疊，以形成最終的FinFET。
具體地，首先如圖12所示，在整個(gè)結(jié)構(gòu)上淀積一層氧化物層1001，如高密度等離子(HDP)氧化物(例如SiO2)。該氧化物層1001的底部厚，而位于鰭片側(cè)壁上的部分薄。這里需要指出的是，在圖12(A)所示的俯視圖中，為清楚起見，并沒有示出所形成的氧化物層 1001。然后，如圖13所示，對(duì)氧化物層1001進(jìn)行各向同性回蝕，以露出鰭片的側(cè)壁，從而形成位于鰭片兩側(cè)的隔離層1001。在此需要指出的是，盡管并未示出，但是在鰭片頂部(具體地，氮化物層1006頂面)上可能還留有隔離層的材料。
然后，在隔離層上形成柵堆疊。具體地，如圖14所示，在圖13所示的結(jié)構(gòu)上依次淀積柵介質(zhì)層1002和柵電極層1004。優(yōu)選地，還在柵介質(zhì)層1002與柵電極層1004之間插入有功函數(shù)調(diào)節(jié)層1003。優(yōu)選地，柵介質(zhì)層1002為高K柵介質(zhì)，如Hf02、HfSi0、HfSi0N、 HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaA10 等；功函數(shù)調(diào)節(jié)層 1003 可以包括 TiN、TiAlN、 TaN、TaAlN、TaC等；柵電極層1004可以包括多晶硅，或金屬柵電極材料如T1、Co、N1、Al、W坐寸ο
在這里需要指出的是，在本實(shí)施例中，在鰭片頂部保留硬掩膜層1005、1006(最終得到2柵器件)。但是，本發(fā)明不限于此，也可以應(yīng)用于3柵器件。例如，可以去除鰭片頂部的硬掩膜層1005、1006，并在鰭片的三個(gè)側(cè)面(左、右側(cè)面以及頂面)上均形成柵介質(zhì)層和功函數(shù)調(diào)節(jié)層，從而最終得到3柵器件。
接著，如圖15所示，在柵電極層1004上涂覆光致抗蝕劑層1013，并將該光致抗蝕劑層1013構(gòu)圖為與將要形成的柵電極相對(duì)應(yīng)的圖案。具體地，在6晶體管SRAM單元的示例中，將光致抗蝕劑層1013構(gòu)圖為4個(gè)條狀形狀，與圖1所示的柵電極104相對(duì)應(yīng)。接著， 如圖16所示，以構(gòu)圖的光致抗蝕劑1013為掩膜，對(duì)柵電極層1004和功函數(shù)調(diào)節(jié)層1003進(jìn)行構(gòu)圖，例如RIE，從而得到最終的柵堆疊。具體地，首先對(duì)柵電極層1004進(jìn)行構(gòu)圖如RIE， 以保留其與最終形成的柵電極相對(duì)應(yīng)的部分；然后對(duì)功函數(shù)調(diào)節(jié)層1003進(jìn)行構(gòu)圖如RIE， 以去除其露在柵電極層之外的部分?？蛇x地，還可以對(duì)柵介質(zhì)層1002進(jìn)行構(gòu)圖如RIE，以去除其露在柵電極層之外的部分。需要指出的是，在該步驟中，可以不對(duì)柵介質(zhì)層1002進(jìn)行構(gòu)圖，而是原樣保留。
在形成柵堆疊之后，可以進(jìn)一步進(jìn)行側(cè)墻形成、源/漏摻雜和激活、金屬接觸形成等處理，以形成最終的器件。
這樣，就得到了根據(jù)本發(fā)明的SRAM單元。如圖16所示，該SRAM單元包括半導(dǎo)體層；以及在半導(dǎo)體層上形成的第一 FinFET和第二 FinFET，其中第一 FinFET包括在半導(dǎo)體層的第一區(qū)域中接于半導(dǎo)體層形成的第一鰭片，第二 FinFET在半導(dǎo)體層的第二區(qū)域中接于半導(dǎo)體層形成的第二鰭片。第一鰭片具有第一頂面和第一底面，第二鰭片具有第二頂面和第二底面，其中第一頂面與第二頂面持平，第一底面和第二底面接于半導(dǎo)體層，且第一鰭片的高度與第二鰭片的高度不同。
更具體地，該SRAM單元可以包括6個(gè)FET :第一上拉PFET、第一下拉NFET、第一旁通閘閥NFET、第二上拉PFET、第二下拉NFET和第二旁通閘閥NFET。這6個(gè)FET的連接方式與常規(guī)SRAM單元相同。在這6個(gè)FET中，第一下拉NFET和第二下拉NFET具有相對(duì)大的鰭片高度，而其余FET則具有相對(duì)小的鰭片高度。優(yōu)選地，第一下拉NFET和第二下拉NFET的鰭片高度為其余FET鰭片高度的兩倍。
根據(jù)本發(fā)明的另一實(shí)施例，在對(duì)隔離層進(jìn)行各向同性回蝕過程中，還可以對(duì)半導(dǎo)體層1000中存在的臺(tái)階(B卩，上拉FET、旁通閘閥FET區(qū)域與下拉FET區(qū)域之間的界面)處的隔離層進(jìn)行保護(hù)，以防止其被刻蝕。
具體地，如圖17所示，在形成底部厚而位于鰭片側(cè)壁上的部分薄的氧化物層 1001(參見以上結(jié)合圖12的描述)之后，形成掩膜層如光致抗蝕劑層1014，并對(duì)其進(jìn)行構(gòu)圖以覆蓋所述臺(tái)階部分。這里需要指出的是，圖17中示出了光致抗蝕劑層1014僅覆蓋部分的臺(tái)階，但是光致抗蝕劑層1014可以覆蓋所有臺(tái)階部分。
然后，如圖18所示，對(duì)氧化物層1001進(jìn)行各向同性回蝕，以得到隔離層1001。以圖13中所示的隔離層不同，該實(shí)施例的隔離層還包括位于所述臺(tái)階處的部分。
在形成隔離層之后，其他處理步驟同上述實(shí)施例中一樣，最終得到如圖19所示的 SRAM單元。該SRAM單元與圖16所示的SRAM單元基本上相同，除了所述臺(tái)階部分處存在隔離層之外。
在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。
以上參照本發(fā)明的實(shí)施例對(duì)本發(fā)明予以了說明。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。 不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元，包括半導(dǎo)體層；以及在半導(dǎo)體層上形成的第一鰭式場(chǎng)效應(yīng)晶體管(FinFET)和第二 FinFET，其中所述第一 FinFET包括對(duì)所述半導(dǎo)體層構(gòu)圖而形成的第一鰭片，所述第一鰭片具有第一頂面和第一底面，所述第二 FinFET包括對(duì)所述半導(dǎo)體層構(gòu)圖而形成的第二鰭片，所述第二鰭片具有第二頂面和第二底面，其中，所述第一頂面與所述第二頂面持平，所述第一底面和第二底面接于所述半導(dǎo)體層，且所述第二鰭片的高度高于所述第一鰭片的高度。
2.根據(jù)權(quán)利要求1所述的SRAM單元，其中，所述半導(dǎo)體層是體半導(dǎo)體襯底。
3.根據(jù)權(quán)利要求1所述的SRAM單元，其中，第一鰭片和第二鰭片中至少一個(gè)鰭片在底部包括阻擋區(qū)。
4.根據(jù)權(quán)利要求3所述的SRAM單元，其中，對(duì)于P型FinFET，所述阻擋區(qū)包括η型摻雜劑；對(duì)于η型FinFET，所述阻擋區(qū)包括p型摻雜劑。
5.根據(jù)權(quán)利要求1所述的SRAM單元，其中，第一FinFET和第二 FinFET分別包括跨于各自的鰭片上的柵堆疊，所述柵堆疊包括柵介質(zhì)層、功函數(shù)調(diào)節(jié)層和柵電極層，其中，所述柵堆疊通過隔離層與所述半導(dǎo)體層相隔開。
6.一種制作靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元的方法，所述SRAM單元包括第一鰭式場(chǎng)效應(yīng)晶體管(FinFET)和第二 FinFET，該方法包括在半導(dǎo)體層的第一區(qū)域和第二區(qū)域中，對(duì)所述半導(dǎo)體層進(jìn)行構(gòu)圖，以分別形成第一鰭片和第二鰭片，所述第一鰭片具有第一頂面和第一底面，所述第二鰭片具有第二頂面和第二底面；以及基于所述第一鰭片和第二鰭片，分別形成所述第一 FinFET和第二 FinFET，其中，所述第一頂面與所述第二頂面持平，所述第一底面和第二底面接于所述半導(dǎo)體層，且所述第二鰭片的高度高于所述第一鰭片的高度。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述構(gòu)圖步驟包括在所述第一區(qū)域和第二區(qū)域?qū)λ霭雽?dǎo)體層進(jìn)行構(gòu)圖，以分別形成所述第一鰭片以及所述第二鰭片的一部分；以及在所述第二區(qū)域?qū)λ霭雽?dǎo)體層進(jìn)行進(jìn)一步構(gòu)圖，以形成所述第二鰭片的其余部分。
8.根據(jù)權(quán)利要求6所述的方法，其中，所述半導(dǎo)體層是體半導(dǎo)體襯底。
9.根據(jù)權(quán)利要求6所述的方法，還包括在所述第一鰭片和第二鰭片中至少一個(gè)鰭片的底部形成阻擋區(qū)。
10.根據(jù)權(quán)利要求9所述的方法，其中，形成阻擋區(qū)的步驟包括在所述至少一個(gè)鰭片的兩側(cè)，向所述半導(dǎo)體層中注入摻雜劑；以及進(jìn)行退火，激活注入的摻雜劑，使得摻雜劑擴(kuò)散到所述至少一個(gè)鰭片的底部。
11.根據(jù)權(quán)利要求6所述的方法，其中，基于所述第一鰭片和第二鰭片分別形成所述第一 FinFET和第二 FinFET的步驟包括在所述第一鰭片和第二鰭片各自的兩側(cè)形成隔離層；以及在隔離層上，跨于所述第一鰭片和第二鰭片形成柵堆疊。
12.根據(jù)權(quán)利要求11所述的方法，其中，形成隔離層的步驟包括形成隔離材料層，該隔離材料層位于鰭片側(cè)壁上的部分較薄，而其余部分較厚；以及對(duì)所述隔離材料層進(jìn)行各向同性回蝕，露出鰭片側(cè)壁。
13.根據(jù)權(quán)利要求12所述的方法，其中，在所述各向同性回蝕過程中，對(duì)所述第一區(qū)域與第二區(qū)域之間界面中至少一部分界面處的隔離材料層進(jìn)行保護(hù)，以避免其被刻蝕。
全文摘要
本申請(qǐng)公開了一種SRAM單元及其制作方法。該SRAM單元包括半導(dǎo)體層；以及在半導(dǎo)體層上形成的第一鰭式場(chǎng)效應(yīng)晶體管(FinFET)和第二FinFET，其中所述第一FinFET包括對(duì)所述半導(dǎo)體層構(gòu)圖而形成的第一鰭片，所述第一鰭片具有第一頂面和第一底面，所述第二FinFET包括對(duì)所述半導(dǎo)體層構(gòu)圖而形成的第二鰭片，所述第二鰭片具有第二頂面和第二底面，其中，所述第一頂面與所述第二頂面持平，所述第一底面和第二底面接于所述半導(dǎo)體層，且所述第二鰭片的高度高于所述第一鰭片的高度。
文檔編號(hào)H01L21/8244GK103022039SQ201110282569
公開日2013年4月3日 申請(qǐng)日期2011年9月21日 優(yōu)先權(quán)日2011年9月21日
發(fā)明者朱慧瓏, 梁擎擎 申請(qǐng)人:中國科學(xué)院微電子研究所