專利名稱：垂直雙柵極電路結構的制作方法
技術領域：
本發(fā)明涉及一種具有垂直雙柵極的電路結構，且特別涉及一置于動態(tài)隨機存取存儲器中具有凹式垂直雙柵極和垂直導體柱的電路結構。
背景技術：
半導體工藝技術在過去四十年來根據摩爾定律一路將尺寸縮小，而縮小工藝尺寸產生了許多小尺寸元件物理上的限制。動態(tài)隨機存取存儲器(DRAM)為典型受到縮小尺寸沖擊的元件，例如其通道長度的縮短。當DRAM通道長度被縮短以增進操作速度及元件密度，短通道效應(short channel effect)因而產生。一個伴隨短通道效應的物理現象為次 臨界漏電流(sub threshold current leakage);另一個伴隨短通道效應的公知物理現象為臨界電壓的漂移。漏極感應勢魚降低(drain-induced barrier lowering)造成前述第一個物理現象，當柵極電壓低于臨界電壓時，勢魚(potential barrier)的降低即允許漏極和源極間的導通；對于柵極電壓感應電荷的不精準預測反映在前述第二個物理現象，臨界電壓漂移造成元件操作控制困難及次臨界漏電流的的產生。更甚，小尺寸元件需要嚴格及精準的工藝技術以達到品管標準，因此工藝參數的自由度非常狹窄，也增加了工藝的困難度。圖I顯示一具有現有技術中的柵極結構的DRAM單元的剖面圖。兩個源極13和一個漏極15置放在一半導體基板11中。一現有技術中的柵極17被一側壁邊襯19圍繞,且被一薄氧化層18隔絕于該半導體基板11。圖I中兩柵極、兩漏極、以及一源極形成一有源區(qū)，該有源區(qū)進一步被淺溝渠隔離(STI) 12分離。一雙箭頭14標示出該電路結構的通道長度，當DRAM尺寸縮小，該通道長度也一并縮短，因此有必要設計一種新的柵極結構以避免短通道效應。許多電路結構設計曾經嘗試減低次臨界漏電流及臨界電壓的漂移對元件的影響，諸如凹陷式柵極結構用來增加通道長度；具有通道高濃度離子布植的元件用來增加臨界電壓。然而，縱使通道高濃度離子布植增加了臨界電壓，卻不可避免地犧牲了絕緣層的結構完整性，因此元件更易達到崩潰電壓。

發(fā)明內容
為解決現有技術中的上述問題，本發(fā)明提供了一種電路結構。本發(fā)明提供了一種電路結構，包含具有一凹槽的一半導體基板；置于該凹槽中的一第一絕緣層；置于該凹槽下半部的一底部導體，該底部導體經由多個長垂直導體柱連結至一外部偏壓；置于該凹槽上半部的一頂部導體，該頂部導體連結至多個短垂直導體柱，且該頂部導體的頂部表面高于該具有一凹槽的半導體基板的表面；以及置于該底部導體及該頂部導體中間的一第二絕緣層。


圖I顯示一具有現有的柵極結構的DRAM單元的剖面圖；圖2為根據本發(fā)明一實施例的一 DRAM電路結構俯視圖,包含多個橫向字符線、多個縱向位元線、及多個有源區(qū)；圖3為沿著圖2中剖面線1-1的剖面圖；圖4為沿著圖2中剖面線2-2的剖面圖。附圖標記說明如下1-1、2_2:剖面線10:DRAM 單元 11 :半導體基板12 :淺溝渠隔離13:源極14:雙箭頭15 :漏極17 :柵極18:柵極氧化物19 :側壁邊襯20:電路結構21 :半導體基板22、22':淺溝渠隔離23:第一導電區(qū)24:導電通道25:第二導電區(qū)23'、25'、27':凹槽27 :垂直雙柵極27a :底部導體27b :頂部導體27c:第一絕緣層27d:第二絕緣層27e :側壁邊襯27L :長邊27S:短邊27R:凹陷29、46:有源區(qū)35 :介層介電質42 :位元線44 :字符線44a':第一電極44b':第二電極44a :長垂直導體柱、第一導體柱44b :短垂直導體柱、第二導體柱
具體實施例方式本發(fā)明揭露的電路結構保留了凹陷式柵極設計，并且加上了施加兩外接偏壓至該垂直雙柵極以調控臨界電壓的自由度。本發(fā)明不但降低了次臨界漏電流對元件的影響，同時也放寬了制造小尺寸元件的參數，因為臨界電壓可在元件制造完成后被微幅調控。本發(fā)明揭露一種凹陷式垂直雙柵極的電路結構。參見圖2，根據本發(fā)明一實施例，該種電路結構20特別用于DRAM電路中。水平的字符線44以及垂直的位元線42相互垂直配置于多個有源區(qū)46上。圖3及圖4為沿著圖2中剖面線1-1及2-2的剖面圖。如圖3所示，該種電路結構20包含一半導體基板21、置于該半導體基板21內的第一導電區(qū)23、置于該半導體基板21內的第二導電區(qū)25、置于該半導體基板21內的垂直雙柵極27，其經配置以分隔該兩個第一導電區(qū)23及該第二導電區(qū)25，該兩個第一導電區(qū)23、該第二導電區(qū)25，及該兩個垂直雙柵極27構成該電路結構20的一有源區(qū)29。從較宏觀的層面，該電路結構20包含多個上述的單元，也即，被多個淺溝渠隔離(STI)區(qū)隔的多個有源區(qū)29。參見圖3，該電路結構20包含兩個置于該基板21兩個凹槽23'內的第一導電區(qū)23、置于該基板21 —個凹槽25'內的第二導電區(qū)25、兩個置于該基板21兩個凹槽27'內的垂直雙柵極27，且該垂直雙柵極27凸出于該基板21表面。該垂直雙柵極27包含一底部導體27a、一頂部導體27b、一第一絕緣層27c、一第二絕緣層27d、以及一側壁邊襯27e。該第一絕緣層27c置于該垂直雙柵極27的底部及側壁，用以將該底部導體27a以及頂部導體27b與該基板21、該第一導電區(qū)23、以及該第二導電區(qū)25隔絕。該第二絕緣層27d置于該底部導體27a與該頂部導體27b之間，用以隔絕該底部導體27a與該頂部導體27b。參見圖3及4，該垂直雙柵極27具有兩個長邊27L及兩個短邊27S。該側壁邊襯27e置于該頂部導體27b短邊27S的側壁，以及該頂部導體27b長邊27L位于該基板表面的上的側壁。根據本發(fā)明一實施例，該第一導電區(qū)23為一源極摻雜區(qū),而該第二導電區(qū)25為一漏極摻雜區(qū)。該第一導電區(qū)23及該第二導電區(qū)25具有相同的摻雜極性(η型或P型) ，而該極性與該基板的摻雜極性相反。為了與現有金氧半導體(MOS)工藝技術相整合，較佳地，該底部導體27a及該頂部導體27b包含摻雜的多晶硅。根據本發(fā)明一實施例，該第一絕緣層27c的剖面圖呈現一"U"型；該第二絕緣層27d呈現一平板型；該側壁邊襯27e包含氧化硅、氮化硅、氮氧化硅中的至少一種。參見圖2、圖3、及圖4，連接至一字符線44的第一導體柱44a用以將該底部導體27a及一第一電極44a'電氣相連，該第一電極44a'位于該字符線44上；連接至一字符線44的第二導體柱44b用以將該頂部導體27b及一第二電極44b'電氣相連，該第二電極44b，也位于該字符線44上；而一位元線導體柱(未圖示)用以將該第一導電區(qū)23或該第二導電區(qū)25與一位兀線電極42電氣相連。該第一電極44a'與該第二電極44b'分別連結至極性相反的外加偏壓。根據本發(fā)明一實施例，P型導電區(qū)(23、25)置于η型基板中的凹槽(23'、25'),—負偏壓施加于該第一電極44a',—正偏壓施加于該第二電極44b'。在此實施例的極性配置，該負偏壓的絕對值若等于或大于該電路結構20的臨界電壓，則會在沿著該垂直雙柵極27的底部感應一反型通道24 (在此為P型)；而該正偏壓則會在絕緣層及基板的介面感應出一層主要載子(在此為η型)。此正負兩偏壓的總和效果為，施加于該頂部導體27b的該正偏壓減弱施加于該底部導體27a的該負偏壓，因此，為了形成一反型通道24，一個具有更大絕對值的負偏壓需要施加在該底部導體27a。換句話說，本實施例中的該正偏壓具有調控該電路結構20臨界電壓的功能。對于一個具有固定操作電壓的DRAM結構，通過施加一外部偏壓在垂直雙柵極的其中一個電極，將有效地增加該結構的臨界電壓。本發(fā)明的優(yōu)點有二 1)較高的臨界電壓減低DRAM結構中次臨界漏電流的問題，而且用本發(fā)明揭露的方式提高臨界電壓將避免大幅修改金氧半導體(MOS)結構、替換新材料、或變更原本的操作電壓數值；2)可在工藝完成后調變臨界電壓，換句話說，工藝參數條件將擁有較大的容忍度。參見圖4，制造具有多個垂直導體柱的垂直雙柵極的方法包含以下步驟a)在一半導體基板21中形成多個淺溝渠隔離(22、22' ) ；b)在該基板21的上半部用反應式離子蝕刻(RIE)形成一長條狀凹槽27' ；c)用熱氧化工藝形成一第一絕緣層27c至少遍布于該凹槽27'的底部及側壁；d)至少于該凹槽27'底部的該第一絕緣層27c上形成一底部導體27a，并且RIE回蝕使該底部導體27a表面平坦；e)用熱氧化工藝形成一第二絕緣層27d至少遍布于該底部導體27a上；f)在該第二絕緣層27d上形成溢流于該凹槽27'表面的一頂部導體27b，并且RIE回蝕使該頂部導體27b表面平坦；g)形成置于該頂部導體27b兩長邊27L終端的兩個凹陷27R ；h)在該等凹陷27R中形成一側壁邊襯27e ；i)在該電路結構20頂部形成一介層介電質35 ；j)在該介層介電質35上形成多個穿透該介層介電質35的垂直槽孔，該較長的槽孔被置于該底部導體27a上，較短的槽孔被置于該頂部導體27b上；k)用導電材料填平該等槽孔，該導電材料包含鎢。在本發(fā)明一實施例中，步驟b)中形成形成一長條狀凹槽27'進一步包含使用一具有長條狀開口的RIE遮罩。圖4中只顯示兩個完整的淺溝渠隔離(STI) 22'，其它只剩下底部的STI 22為蝕刻該柵極長條狀凹槽27'的結果。兩個熱氧化工藝用來形成第一及第二絕緣層(27c、27d)。熱氧化工藝只在有硅的區(qū)域成長出氧化物，因此，該長條狀凹槽27'的底部及長邊27L側壁都將有氧化物覆蓋。該底部導體27a及該頂部導體27b，較佳地，將使用兩次化學氣相沉積(CVD)，該導體材料為多晶硅。RIE回蝕工藝皆使用于任一沉積步驟后，為了使該表面平坦，以利于下一沉積步驟。該頂部導體27b由于沉積溢流現象，在RIE回蝕后仍具有一高于該半導體基板21的上表面。位于該頂部導體27b兩短邊27S的兩凹陷27R由一 RIE步驟完成，該RIE不但移·除柵極長條狀凹槽27'以外的導電材料，也移除了柵極長條狀凹槽27'中該頂部導體27b兩長邊27L末端(即兩短邊27S)原本存在的導電材料。該兩凹陷27R的形成預備了下一步驟置放連接至一字符線44的一第一導體柱44a的空間。該側壁邊襯27e由一 CVD工藝沉積，而不存在該頂部導體27b側壁的多余氧化物則被一具遮罩的RIE步驟去除。在本實施例中，一低融點絕緣材料，例如硼磷娃玻璃(BPSG)被使用于該介層介電質35。表面平坦化后，四個貫穿該介層介電質35的垂直槽孔經由一 RIE步驟被蝕刻打開，兩個垂直槽孔的尺寸從該介層介電質35的表面至該底部導體27a ;另外兩個垂直槽孔的尺寸從該介層介電質35的表面至該頂部導體27b。導電材料于下一步驟中被濺鍍至該等垂直槽孔中，一化學機械研磨(CMP)步驟緊接著移除溢出該介層介電質35表面的導電材料，并完成該電路結構20。綜上而言，本發(fā)明揭露一具有凹陷垂直式雙柵極的DRAM結構及其制造方法。所揭露的該DRAM結構不但具有可調變且較高的臨界電壓以抑制次臨界漏電流的發(fā)生，并且使工藝參數條件擁有較大的容忍度。本發(fā)明的技術內容及技術特點已揭示如上，然而熟悉本項技術的人士仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護范圍應不限于實施例所揭示者，而應包括各種不背離本發(fā)明的替換及修飾，并為以下的權利要求所涵蓋。
權利要求
1.一種電路結構,其特征在于,包含 一半導體基板，具有一凹槽； 一第一絕緣層，設置于該凹槽中； 一底部導體，設置于該凹槽下半部，該底部導體經由多個長垂直導體柱連結至一外部偏壓； 一頂部導體，設置于該凹槽上半部，該頂部導體連結至多個短垂直導體柱，且該頂部導體的頂部表面高于該半導體基板的表面；以及 一第二絕緣層，設置于該底部導體及該頂部導體之間。
2.根據權利要求I所述的電路結構，其特征在于，還包含 多個第一導電區(qū)，設置于該半導體基板內；以及 多個第二導電區(qū)，設置于該半導體基板內，且該第一絕緣層設置于該第一導電區(qū)及該第二導電區(qū)之間。
3.根據權利要求2所述的電路結構，其特征在于，該第一導電區(qū)為一源極摻雜區(qū)，而該第二導電區(qū)為一漏極摻雜區(qū)。
4.根據權利要求I所述的電路結構，其特征在于，該底部導體及該頂部導體包含多晶硅。
5.根據權利要求I所述的電路結構，其特征在于，該頂部導體包含一長邊及垂直于該長邊的一短邊。
6.根據權利要求5所述的電路結構，其特征在于，還包含 一側壁邊襯，設置于該短邊側壁以及該長邊側壁，該長邊的側壁的側壁邊襯位于該半導體基板的表面上。
7.根據權利要求6所述的電路結構，其特征在于，該第一絕緣層、該第二絕緣層、以及該側壁邊襯的材料包括氧化硅、氮化硅、氮氧化硅中的至少一種。
8.根據權利要求6所述的電路結構，其特征在于，該底部導體、該頂部導體、該第一絕緣層、該第二絕緣層、以及該側壁邊襯構成一垂直雙柵極。
9.根據權利要求8所述的電路結構，其特征在于，還包含 一電流通道，設置于該半導體基板內，該電流通道沿著該垂直雙柵極下半部的邊緣并位于該第一導電區(qū)及該第二導電區(qū)之間。
10.根據權利要求I所述的電路結構，其特征在于，連結至該底部導體的該多個長垂直導體柱為連接至一字符線的第一導體柱，其經配置以將該底部導體與該字符線的一第一電極電氣相連。
11.根據權利要求I所述的電路結構，其特征在于，連結至該頂部導體的該多個短垂直導體柱為連接至一字符線的第二導體柱，其經配置以將該頂部導體與該字符線的一第二電極電氣相連。
12.根據權利要求I所述的電路結構，其特征在于，進一步包含一位元線導體柱，其經配置以將該第一導電區(qū)或該第二導電區(qū)與一位元線電氣相連。
13.根據權利要求I所述的電路結構，其特征在于，該長垂直導體柱及該短垂直導體柱包含鎢。
全文摘要
本發(fā)明公開了一種垂直雙柵極電路結構，包含具有一凹槽的一半導體基板；置于該凹槽表面的一第一絕緣層；置于該凹槽下半部的一底部導體，該底部導體通過多個長垂直導體柱連接至一外接偏壓；置于該凹槽上半部的一頂部導體，該頂部導體連接至多個短垂直導體柱，且該頂部導體的頂端表面高于該半導體基板的表面；以及置于該底部導體和該頂部導體間的一第二絕緣層。本發(fā)明用來解決短通道效應。
文檔編號H01L27/108GK102956641SQ201110294528
公開日2013年3月6日 申請日期2011年9月21日 優(yōu)先權日2011年8月19日
發(fā)明者章正欣, 陳逸男, 劉獻文 申請人:南亞科技股份有限公司