專利名稱：Otp存儲單元及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器的器件結(jié)構(gòu)及相關(guān)制作工藝，尤其涉及一種一次可編程(0ΤΡ，one time programmable)存儲器的存儲單元結(jié)構(gòu)及其制作方法,屬于半導體器件制造領(lǐng)域。
背景技術(shù)：
目前比較流行的系統(tǒng)集成芯片或微處理芯片，都需要一個存儲器來儲存系統(tǒng)代碼，由于邏輯和常規(guī)存儲器的制作流程差異很大，比較傳統(tǒng)的方式是在邏輯制程中引入只讀存儲器(ROM)。但是只讀存儲器的制作在晶圓流片的過程中就需要定義，一定程度上制約了系統(tǒng)編碼的靈活性。針對只讀存儲器的這一缺點，可以通過電路板分別把邏輯芯片和存儲器芯片封裝在一起，這樣的話系統(tǒng)代碼可以通過存儲器芯片內(nèi)容的改變而改變。但是這樣的方式因為需要兩塊或者以上的芯片，制造成本會相當?shù)母?，封裝的成本也會很高，而且芯片的面積也很大，同時，由于信號需要通過電路板來傳遞，很容易受到雜訊干擾。一次可編程(OTP)存儲器由于其成本較低且與邏輯制程相兼容，近年來得到了廣泛的應(yīng)用。通過在集成電路芯片中加入OTP存儲器來替代傳統(tǒng)的ROM只讀存儲器，可以極大地提高芯片系統(tǒng)代碼的靈活性。亦即，當晶圓流片結(jié)束后，可以通過編碼的形式將代碼寫入OTP存儲器，這樣可以針對不同的客戶和產(chǎn)品實現(xiàn)無差別化，即可以針對不同的客戶提供不同的代碼以實現(xiàn)不同的功能。OTP存儲器通常由OTP存儲單元陣列和與之相匹配的外圍電路組成，現(xiàn)有的OTP存儲單元一般由一個耦合電容(或NMOS選通管)加一個浮柵晶體管(NM0S晶體管)構(gòu)成,可以通過熱電子注入(HCI, hot carrier injection)等方法對其編程，使電子儲存于多晶硅浮柵上，然后利用閾值電壓的大小來判斷浮柵上有無注入電子，由此在一個單元表征出O或I。然而，這種現(xiàn)有的 OTP存儲單元對應(yīng)每一個浮柵晶體管都需要一個耦合電容，電容耦合部分通常面積較大，極大的占用了存儲器的面積，并且其制造工藝也是比較復雜的。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于提供一種基于柵介質(zhì)層擊穿的OTP存儲單元及其制作方法。為了解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案一種OTP存儲單元，包括半導體襯底；位于所述半導體襯底上的柵介質(zhì)層；位于所述柵介質(zhì)層上的存儲柵和控制柵；位于所述存儲柵周圍的側(cè)墻隔離結(jié)構(gòu)，所述側(cè)墻隔離結(jié)構(gòu)將所述存儲柵和控制柵隔開;包裹于所述存儲柵和控制柵表面的絕緣保護層；
位于所述控制柵一側(cè)與所述半導體襯底接觸的選通電極，所述選通電極與所述控制柵之間由絕緣保護層隔開；位于所述半導體襯底內(nèi)所述選通電極下方的摻雜阱區(qū)。作為本發(fā)明的優(yōu)選方案，所述半導體襯底為單晶硅襯底。作為本發(fā)明的優(yōu)選方案，所述柵介質(zhì)層的材料為氧化硅或其他高介電常數(shù)材料。作為本發(fā)明的優(yōu)選方案，所述存儲柵和控制柵的材料均為多晶硅。作為本發(fā)明的優(yōu)選方案，所述絕緣保護層的材料為氧化硅。一種OTP存儲單元的制作方法，包括以下步驟步驟一、在半導體襯底上形成一層柵介質(zhì)層，再在所述柵介質(zhì)層上形成存儲柵；并在所述存儲柵周圍形成側(cè)墻隔離結(jié)構(gòu)；步驟二、在所述存儲柵及側(cè)墻隔離結(jié)構(gòu)表面沉積第一絕緣層；步驟三、在形成有所述存儲柵及側(cè)墻隔離結(jié)構(gòu)的半導體襯底上沉積柵材料，然后去除多余的柵材料在所述存儲柵的一側(cè)形成控制柵，所述存儲柵和控制柵被側(cè)墻隔離結(jié)構(gòu)隔開; 步驟四、在所述半導體襯底內(nèi)形成摻雜阱區(qū)，使所述摻雜阱區(qū)位于所述控制柵的與所述存儲柵相對的另一側(cè)；步驟五、在所述控制柵表面沉積第二絕緣層；步驟六、制作選通電極使之與半導體襯底中的所述摻雜阱區(qū)接觸，所述選通電極與所述控制柵之間由第二絕緣層隔開。其中，第二絕緣層可作為器件單元的絕緣保護層。作為本發(fā)明的優(yōu)選方案，步驟一中，所述半導體襯底為單晶硅襯底；所述柵介質(zhì)層的材料為氧化硅或其他高介電常數(shù)材料；所述存儲柵的材料為多晶硅。作為本發(fā)明的優(yōu)選方案，步驟二中，所述沉積第一絕緣層為沉積熱氧化層。作為本發(fā)明的優(yōu)選方案，步驟二中，所述第一絕緣層還覆蓋于所述柵介質(zhì)層露出的表面；可被用于增加后續(xù)控制柵下方的柵介質(zhì)厚度。作為本發(fā)明的優(yōu)選方案，步驟三中，所述柵材料為多晶硅。作為本發(fā)明的優(yōu)選方案，步驟三中，通過化學機械拋光和刻蝕工藝去除多余的柵材料，從而形成所述控制柵。作為本發(fā)明的優(yōu)選方案，步驟三中，通過離子注入工藝形成所述摻雜阱區(qū)。作為本發(fā)明的優(yōu)選方案，該OTP存儲單元的制作方法還包括制作接觸孔并分別引出控制柵電極和存儲柵電極的步驟，所述控制柵電極與所述控制柵接觸，所述存儲柵電極與所述存儲柵接觸。本發(fā)明的有益效果在于本發(fā)明的OTP存儲單元與傳統(tǒng)的浮柵OTP不同，并沒有采用浮柵熱電子注入的方法來進行存儲數(shù)據(jù)，而是利用了柵介質(zhì)層的擊穿對器件電學特性的影響實現(xiàn)存儲。其結(jié)構(gòu)緊湊，原理簡單，存儲編程操作方便，并且該結(jié)構(gòu)的制作方法與標準邏輯制程相兼容，工藝簡單，可以極大的節(jié)省制造成本。


圖1為本發(fā)明實施例一中OTP存儲單元的結(jié)構(gòu)示意圖2a為本發(fā)明實施例一中OTP存儲單元寫入數(shù)據(jù)時擊穿柵介質(zhì)層的原理示意圖；圖2b為本發(fā)明實施例一中OTP存儲單元寫入數(shù)據(jù)時擊穿柵介質(zhì)層的電路示意圖；圖3為本發(fā)明實施例一中OTP存儲單元讀取數(shù)據(jù)時柵介質(zhì)層已被擊穿的電路示意圖；圖4a_4g為本發(fā)明實施例二中OTP存儲單元的制作流程示意圖。
具體實施例方式下面結(jié)合附圖進一步說明本發(fā)明的優(yōu)選實施例及具體實施步驟，為了示出的方便，附圖并未按照比例繪制。本發(fā)明的發(fā)明人為了簡化OTP存儲器制備工藝，降低生產(chǎn)成本，對OTP存儲器的結(jié)構(gòu)和原理進行了深入的研究，設(shè)計出了一種基于柵介質(zhì)層擊穿的，制作成本較低的OTP存儲單元。實施例一如圖1所示,該OTP存儲單元包括半導體襯底100 ;位于所述半導體襯底100上的柵介質(zhì)層101 ;位于所述柵介質(zhì)層101上的存儲柵102和控制柵103 ;位于所述存儲柵102周圍的側(cè)墻隔離結(jié)構(gòu)104 ;包裹于所述存儲柵102和控制柵103表面的絕緣保護層105 ;位于所述控制柵103 —側(cè)與所述半導體襯底100接觸的選通電極106，位于所述半導體襯底100內(nèi)所述選通電極106下方的摻雜阱區(qū)1001。其中，所述側(cè)墻隔離結(jié)構(gòu)104將所述存儲柵102和控制柵103隔開，所述選通電極106與所述控制柵103之間由絕緣保護層105隔開。本實施例中，半導體襯底100可以優(yōu)選常見的單晶硅襯底；所述柵介質(zhì)層101可以選用常規(guī)的介電材料，例如氧化硅，其他實施例中所述柵介質(zhì)層101還可以為SrTi03、HfO2或ZrO2等高介電常數(shù)材料；所述存儲柵102和控制柵103的材料可以優(yōu)選為多晶硅；所述側(cè)墻隔離結(jié)構(gòu)104的材料可以優(yōu)選為氧化硅等常用絕緣材料；所述絕緣保護層105也可以優(yōu)選為氧化硅等常用絕緣材料；所述摻雜阱區(qū)1001可以是P型阱區(qū)也可以是N型阱區(qū)，類似標準CMOS中的漏區(qū)。需要說明的是，本實施例中提及的優(yōu)選材料僅作為示例性說明，在實際應(yīng)用中，對器件尺寸和材料的選用應(yīng)不僅限于此。如圖2a所示，當對該OTP存儲單元寫入數(shù)據(jù)時控制柵Gl將該單元選通，電壓被集中加到存儲柵G2處，使其下方的較薄的柵介質(zhì)層被擊穿，從而完成編程。根據(jù)柵介質(zhì)層是否被擊穿可以定義“O”或“I”兩種狀態(tài)，從而實現(xiàn)信息的存儲。此時，電路示意圖如圖2b所示，在本實施例中，寫入數(shù)據(jù)時，存儲單元的襯底接地(圖中未示出)；選通電極通過位線BL接高電壓+VccJn1. 8-3. 3V ;控制柵Gl接高電壓+Vcc ;存儲柵G2接低電壓-Vcc，如-3. 3至-1. 8V。當對該OTP存儲單元讀取數(shù)據(jù)時，控制柵Gl將該單元選通，通過判斷此時存儲單元是否有電流流出來確定該存儲單 元所存儲的數(shù)據(jù)。在存儲單元被讀取數(shù)據(jù)信息的時候，若存儲柵G2下方柵介質(zhì)層被擊穿，則其電路示意圖如圖3所示，存儲單元會有電流流通；若存儲柵G2下方柵介質(zhì)層沒有被電壓擊穿過，則即使有電壓差存在，依舊沒有電流通過。本實施例中，讀取數(shù)據(jù)時，該存儲單元的襯底接地；選通電極通過位線BL接高電壓+Vcc，如1.8-3. 3V ;控制柵Gl接高電壓+Vcc ;存儲柵G2接地。需要說明的是，本實施例中寫入數(shù)據(jù)和讀出數(shù)據(jù)提及的高電壓或接地僅作為示例性說明，在實際應(yīng)用中，對操作電壓的范圍應(yīng)不僅限于此。實施例二參閱圖4a_4g，這種OTP存儲單元可以采用如下的方法制作步驟一、如圖4a所示，提供常用的單晶硅襯底作為半導體襯底200，然后在該單晶硅襯底表面形成一層柵介質(zhì)層201，例如可采用熱氧化法形成柵氧層，當然也可以采用沉積等方法形成其他介電材料作為柵介質(zhì)層201，如SrTi03、Hf02或ZrO2等高介電常數(shù)材料；然后在所述柵介質(zhì)層201上形成存儲柵202，例如通過沉積多晶硅以形成存儲柵202 ;然后再在所述存儲柵202周圍形成側(cè)墻隔離結(jié)構(gòu)204。其中，制作柵介質(zhì)層201、存儲柵202及其側(cè)墻隔離結(jié)構(gòu)204可采用常規(guī)的邏輯制程，在此不再贅述。步驟二、如圖4b所示，在步驟一所得結(jié)構(gòu)表面，即在所述存儲柵202及其側(cè)墻隔離結(jié)構(gòu)204表面形成第一絕緣層2051，例如，沉積一層高溫氧化層(HTO)。該第一絕緣層2051用于保護存儲柵202，避免后續(xù)工藝對其造成影響，此外，由于實際制作時第一絕緣層2051還覆蓋于存儲柵202周圍的柵介質(zhì)層201上，第一絕緣層2051同時也被用作增加后續(xù)控制柵203下方的柵介質(zhì)厚度。步驟三、如圖4c所示，在步驟二所得結(jié)構(gòu)表面，即在形成有所述存儲柵202及側(cè)墻隔離結(jié)構(gòu)204的半導體襯底200上沉積柵材料2031，然后，如圖4d所示，通過化學機械拋光(CMP)和刻蝕工藝去除多余的柵材料2031在所述存儲柵202的一側(cè)形成控制柵203，所述存儲柵202和控制柵203被側(cè)墻隔離結(jié)構(gòu)204隔開。 步驟四、如圖4e所示，在步驟三所得結(jié)構(gòu)基礎(chǔ)上，通過離子注入等方法，在所述半導體襯底200內(nèi)形成摻雜阱區(qū)2001，使所述摻雜阱區(qū)2001位于所述控制柵203的與所述存儲柵202相對的另一側(cè)。步驟五、如圖4f所示，在步驟四所得結(jié)構(gòu)表面，即包括在所述控制柵203表面，沉積第二絕緣層2052，該第二絕緣層2052可作為整個器件單元的絕緣保護層。步驟六、如圖4g所示,通過制作接觸孔,制作選通電極206使之與半導體襯底200中的所述摻雜阱區(qū)2001接觸。所述選通電極206與所述控制柵203之間由第二絕緣層2052隔開。此外，為了導通控制柵和存儲柵，還需要制作接觸孔并分別引出控制柵電極和存儲柵電極，所述控制柵電極與所述控制柵203接觸，所述存儲柵電極與所述存儲柵202接觸。本領(lǐng)域技術(shù)人員根據(jù)上述方法，可以制作出由該OTP存儲單元組成的存儲單元陣列，以及與之相匹配的外圍電路，由此可形成完整的OTP存儲器。將該OTP存儲器應(yīng)用于系統(tǒng)集成芯片或微處理芯片中可以提高系統(tǒng)編碼的靈活性，并可極大的節(jié)省制造成本。需要說明的是，在本文中，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。上述實施例僅列示性說明本發(fā)明的原理及功效，而非用于限制本發(fā)明。任何熟悉此項技術(shù)的人員均可在不違背本發(fā)明的精神及范圍下，對上述實施例進行修改。因此，本發(fā)明的權(quán)利保護范圍，應(yīng)如權(quán)利要`求書所列。
權(quán)利要求
1.一種OTP存儲單元，其特征在于，包括 半導體襯底； 位于所述半導體襯底上的柵介質(zhì)層； 位于所述柵介質(zhì)層上的存儲柵和控制柵； 位于所述存儲柵周圍的側(cè)墻隔離結(jié)構(gòu)，所述側(cè)墻隔離結(jié)構(gòu)將所述存儲柵和控制柵隔開； 包裹于所述存儲柵和控制柵表面的絕緣保護層； 位于所述控制柵一側(cè)與所述半導體襯底接觸的選通電極，所述選通電極與所述控制柵之間由絕緣保護層隔開； 位于所述半導體襯底內(nèi)所述選通電極下方的摻雜阱區(qū)。
2.根據(jù)權(quán)利要求1所述的OTP存儲單元，其特征在于所述半導體襯底為單晶硅襯底。
3.根據(jù)權(quán)利要求1所述的OTP存儲單元，其特征在于所述柵介質(zhì)層的材料為氧化硅或高介電常數(shù)材料。
4.根據(jù)權(quán)利要求1所述的OTP存儲單元，其特征在于所述存儲柵和控制柵的材料均為多晶娃。
5.根據(jù)權(quán)利要求1所述的OTP存儲單元，其特征在于所述絕緣保護層的材料為氧化硅。
6.一種OTP存儲單元的制作方法，其特征在于，包括以下步驟 步驟一、在半導體襯底上形成一層柵介質(zhì)層，再在所述柵介質(zhì)層上形成存儲柵；并在所述存儲柵周圍形成側(cè)墻隔離結(jié)構(gòu)； 步驟二、在所述存儲柵及側(cè)墻隔離結(jié)構(gòu)表面沉積第一絕緣層； 步驟三、在形成有所述存儲柵及側(cè)墻隔離結(jié)構(gòu)的半導體襯底上沉積柵材料，然后去除多余的柵材料在所述存儲柵的一側(cè)形成控制柵，所述存儲柵和控制柵被側(cè)墻隔離結(jié)構(gòu)隔開； 步驟四、在所述半導體襯底內(nèi)形成摻雜阱區(qū)，使所述摻雜阱區(qū)位于所述控制柵的與所述存儲柵相對的另一側(cè)； 步驟五、在所述控制柵表面沉積第二絕緣層； 步驟六、制作選通電極使之與半導體襯底中的所述摻雜阱區(qū)接觸，所述選通電極與所述控制柵之間由第二絕緣層隔開。
7.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟一中，所述半導體襯底為單晶硅襯底；所述柵介質(zhì)層的材料為氧化硅或高介電常數(shù)材料；所述存儲柵的材料為多晶娃。
8.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟二中，所述沉積第一絕緣層為沉積熱氧化層。
9.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟二中，所述第一絕緣層還覆蓋于所述柵介質(zhì)層露出的表面。
10.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟三中，所述柵材料為多晶娃。
11.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟三中，通過化學機械拋光和刻蝕工藝去除多余的柵材料，從而形成所述控制柵。
12.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于步驟三中，通過離子注入工藝形成所述摻雜阱區(qū)。
13.根據(jù)權(quán)利要求6所述的OTP存儲單元的制作方法，其特征在于該OTP存儲單元的制作方法還包括制作接觸孔并分別引出控制柵電極和存儲柵電極的步驟，所述控制柵電極與所述控制柵接觸，所述存儲柵電極與所述存儲柵接觸。
全文摘要
本發(fā)明公開了一種OTP存儲單元及其制作方法。該OTP存儲單元，包括半導體襯底；柵介質(zhì)層；存儲柵和控制柵；位于所述存儲柵周圍的將所述存儲柵和控制柵隔開的側(cè)墻隔離結(jié)構(gòu)；包裹于所述存儲柵和控制柵表面的絕緣保護層；位于所述控制柵一側(cè)與所述半導體襯底接觸的選通電極；以及位于所述半導體襯底內(nèi)所述選通電極下方的摻雜阱區(qū)。該OTP存儲單元，相對于傳統(tǒng)的浮柵OTP而言，利用了薄柵介質(zhì)層的擊穿對器件電學特性的影響實現(xiàn)存儲。其結(jié)構(gòu)緊湊，原理簡單，存儲編程操作方便，并且該結(jié)構(gòu)的制作方法與標準邏輯制程相兼容，工藝簡單，可以極大的節(jié)省制造成本。
文檔編號H01L21/8247GK103050495SQ20111031089
公開日2013年4月17日 申請日期2011年10月14日 優(yōu)先權(quán)日2011年10月14日
發(fā)明者蔡建祥, 許宗能, 杜鵬, 周瑋 申請人:無錫華潤上華科技有限公司