專利名稱：Mosfet及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種具有高應(yīng)力類金剛石無定形碳(DLC)側(cè)墻的MOSFET及其制造方法。
背景技術(shù)：
從90nm CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的應(yīng)力溝道工程(Strain Channel Engineering)起到了越來越重要的作用。多種單軸工藝誘致應(yīng)力被集成到器件工藝中去，也即在溝道方向引入壓應(yīng)力或拉應(yīng)力從而增強(qiáng)載流子遷移率，提高器件性能。例如，在90nm工藝中，采用嵌入式SiGe (e-SiGe)源漏或100晶向襯底并結(jié)合拉應(yīng)力蝕刻阻障層(tCESL)來提供pMOS器件中的壓應(yīng)力；在65nm工藝中，在90nm工藝基礎(chǔ)上進(jìn)一步采用第一代源漏極應(yīng)力記憶技術(shù)(SMTx1)，并采用了雙蝕刻阻障層；45nm工藝中，在之前基礎(chǔ)上采用了第二代源漏極應(yīng)力記憶技術(shù)(SMTx2)，采用e-SiGe技術(shù)結(jié)合單tCESL或雙CESL,并采用了應(yīng)力近臨技術(shù)(Stress ProximityTechnique, SPT)，此外還針對(duì)pMOS采用110面襯底而針對(duì)nMOS采用100面襯底；32nm之后，采用了第三代源漏極應(yīng)力記憶技術(shù)(SMTx3)，在之前基礎(chǔ)之上還選用了嵌入式SiC源漏來增強(qiáng)nMOS器件中的拉應(yīng)力。此外，向溝道引入應(yīng)力的技術(shù)除了改變襯底、源漏材料，還可以通過控制溝道或側(cè)墻的材質(zhì)、剖面形狀來實(shí)現(xiàn)。例如采用雙應(yīng)力襯墊(DSL)技術(shù)，對(duì)于nMOS采用拉應(yīng)力SiNx層側(cè)墻，對(duì)于PMOS采用壓應(yīng)力側(cè)墻。又例如將嵌入式SiGe源漏的剖面制造為Σ形，改善pMOS的溝道應(yīng)力。 然而，這些常規(guī)應(yīng)力技術(shù)效果隨著器件尺寸持續(xù)縮小而被不斷削弱。對(duì)于nMOS而言，隨著特征尺寸縮減，提供應(yīng)力的各層薄膜之間的錯(cuò)位和偏移越來越明顯，這就要求薄膜厚度減薄的同時(shí)還能精確提供更高的應(yīng)力。對(duì)于PMOS而言，嵌入式SiGe源漏技術(shù)的溝道載流子遷移率顯著取決于特征尺寸，尺寸縮減使得載流子遷移率提高的效果大打折扣。一種新的思路是采用類金剛石無定形碳(DLC)薄膜來提高器件的本征應(yīng)力。例如 Kian-Ming Tan 等人在 IEEE ELETR0N DEVICE LETTERS, VOL. 29, NO. 2, FEBUARY 2008上發(fā)表的《A High-Stress Liner Comprising Diamond-Like Carbon (DLC) for Strainedp-Channe I M0SFET》，在整個(gè)MOSFET表面上覆蓋比SiN壓應(yīng)力高的DLC，DLC的高應(yīng)力向下傳遞到溝道區(qū)，從而相應(yīng)地提高了溝道應(yīng)力，改善了器件的電學(xué)性能。此外，美國專利US2010/0213554A1也采用了類似結(jié)構(gòu)。但是，當(dāng)常規(guī)高應(yīng)變的DLC應(yīng)用于前述CESL或壓力墊層結(jié)構(gòu)時(shí)，由于只在整個(gè)器件表面覆蓋高應(yīng)力DLC薄膜，其距離器件內(nèi)部溝道區(qū)較遠(yuǎn)，對(duì)溝道中心區(qū)的應(yīng)變作用效果較弱，也即DLC薄膜經(jīng)過柵極、較厚的單層側(cè)墻或多層側(cè)墻堆疊結(jié)構(gòu)、柵極絕緣膜等結(jié)構(gòu)之后傳遞到溝道區(qū)的應(yīng)力降低，難以達(dá)到預(yù)期效果?？傊诂F(xiàn)有的應(yīng)力MOSFET中，傳統(tǒng)的應(yīng)力提供結(jié)構(gòu)難以應(yīng)用于小尺寸器件，難以有效提高器件性能，因此亟需一種能有效控制溝道應(yīng)力、提高載流子遷移率從而改善器件性能的新型MOSFET及其制造方法。

發(fā)明內(nèi)容
由上所述，本發(fā)明的目的在于提供一種能有效控制溝道應(yīng)力、提高載流子遷移率從而改善器件性能的新型MOSFET及其制造方法。為此，本發(fā)明提供了一種M0SFET，包括襯底、襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的柵極側(cè)墻結(jié)構(gòu)、柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)，其特征在于柵極側(cè)墻結(jié)構(gòu)包括第一柵極側(cè)墻和第二柵極側(cè)墻，第二柵極側(cè)墻的材質(zhì)為DLC。其中，第二柵極側(cè)墻的DLC中SP3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%,本征應(yīng)力不小于2GPa。其中，第一柵極側(cè)墻包括垂直部分和水平部分，第二柵極側(cè)墻位于第一柵極側(cè)墻的水平部分上。其中，第一柵極側(cè)墻的材質(zhì)為氧化硅、氮化硅和/或氮氧化硅。其中，第一柵極側(cè)墻的厚度為I 25nm,第二柵極側(cè)墻的厚度為2 60nm。其中，柵極堆疊結(jié)構(gòu)包括柵極絕緣層、柵極材料層以及阻擋層；柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、或高K材料；柵極材料層包括選自Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、 W、Ir、Eu、Nd、Er、La 的金屬，或是包括選自 ln203、SnO2、ITO、IZO 的金屬氧化物導(dǎo)體，或是摻雜的多晶硅、非晶硅、多晶鍺、多晶鍺硅；或是MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M包括Ta、T1、Hf、Zr、Mo、W，或是上述材料的復(fù)合層；襯底包括硅、鍺、應(yīng)變硅、鍺硅、化合物半導(dǎo)體、或石墨烯、碳基半導(dǎo)體等材料。其中，柵極材料層中摻入C、F、N、0、B、P、As。其中，源漏區(qū)為嵌入式SiGe或SiC，源漏區(qū)沿溝道方向還具有源漏擴(kuò)展區(qū)，源漏擴(kuò)展區(qū)位于柵極側(cè)墻結(jié)構(gòu)下方。其中，源漏區(qū)上具有源漏接觸金屬硅化物，接觸蝕刻停止層覆蓋源漏接觸金屬硅化物、柵極側(cè)墻結(jié)構(gòu)以及柵極堆疊結(jié)構(gòu)。其中，源漏接觸金屬硅化物包括CoSi2、TiSi2、NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi，接觸蝕刻停止層材質(zhì)為高應(yīng)力的氧化硅、氮化硅或DLC。本發(fā)明還提供了一種MOSFET制造方法，包括以下步驟在襯底上形成偽柵極堆疊結(jié)構(gòu)；在偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底中形成源漏區(qū)；在偽柵極堆疊結(jié)構(gòu)兩側(cè)形成第一柵極側(cè)墻；在第一柵極側(cè)墻上形成材質(zhì)為DLC的第二柵極側(cè)墻；形成金屬源漏接觸區(qū)；形成應(yīng)力覆蓋絕緣層；形成第一層絕緣隔離介質(zhì)層，并平坦化；去除偽柵極堆疊結(jié)構(gòu)，形成柵極堆疊結(jié)構(gòu)。本發(fā)明還提供了一種MOSFET制造方法，包括以下步驟在襯底上形成柵極堆疊結(jié)構(gòu)；在柵極堆疊結(jié)構(gòu)兩側(cè)形成第一柵極側(cè)墻；在第一柵極側(cè)墻上形成材質(zhì)為DLC的第二柵極側(cè)墻；在第二柵極側(cè)墻兩側(cè)的襯底中形成源漏區(qū)。其中，第二柵極側(cè)墻的DLC中sp3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%,本征應(yīng)力不小于2GPa。其中，通過磁過濾脈沖陰極真空弧放電(FCVA)、PECVD、磁控濺射來沉積形成DLC薄膜，然后采用O2和/或Ar等離子體干法刻蝕形成位于第一柵極側(cè)墻水平部分上的第二柵極側(cè)墻。其中，刻蝕襯底形成源漏凹槽，在源漏凹槽中外延生長SiGe或SiC從而形成嵌入式應(yīng)變?cè)绰﹨^(qū)。其中，對(duì)柵極堆疊結(jié)構(gòu)的表面采用高溫快速退火來提高或者改變應(yīng)力。其中，形成柵極堆疊結(jié)構(gòu)之后或形成源漏區(qū)之后，在源漏區(qū)上形成源漏接觸金屬硅化物，然后在源漏接觸金屬硅化物、第一和第二柵極側(cè)墻以及柵極堆疊結(jié)構(gòu)上形成接觸蝕刻停止層。其中，源漏接觸金屬硅化物包括CoSi2、TiSi2, NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi，接觸蝕刻停止層材質(zhì)為高應(yīng)力的氧化硅、氮化硅或DLC。依照本發(fā)明的高應(yīng)力MOSFET及其制造方法，采用高應(yīng)力的DLC薄膜作為柵極側(cè)墻，縮短了應(yīng)力層與溝道區(qū)的距離，有效提升了溝道區(qū)載流子遷移率，提高了器件性能。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請(qǐng)獨(dú)立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實(shí)施例限定在獨(dú)立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。


以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中圖1至圖8為依照本發(fā)明的高應(yīng)力MOSFET的后柵工藝的制造方法各步驟的剖面示意圖；以及圖9至圖13為依照本發(fā)明的高應(yīng)力MOSFET的前柵工藝的制造方法各步驟的剖面示意圖。
具體實(shí)施例方式以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能有效控制溝道應(yīng)力、提高載流子遷移率從而改善器件性能的新型MOSFET及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。以下將參照?qǐng)D1至圖8的剖面示意圖來詳細(xì)說明依照本發(fā)明的高應(yīng)力MOSFET的制造方法各步驟，其中特別地，所述方法優(yōu)先適用于后柵工藝(gate-last)。首先，參照?qǐng)D1，在襯底10上形成柵極堆疊結(jié)構(gòu)20。首先，提供襯底10。襯底10依照器件用途需要而合理選擇，可包括單晶體硅(Si)、絕緣體上硅(SOI)、單晶體鍺(Ge)、絕緣體上鍺(GeOI)、應(yīng)變娃(Strained Si)、鍺娃(SiGe),或是化合物半導(dǎo)體材料,例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。其次，在襯底10中形成淺溝槽隔離(STI) 11，例如先光刻/刻蝕襯底10形成淺溝槽然后采用LPCVD、PECVD等常規(guī)技術(shù)沉積絕緣隔離材料并CMP平坦化直至露出襯底10，形成STI 11，其中STI 11的填充材料可以是氧化物、氮化物或氮氧化物。再次，在整個(gè)晶片表面也即襯底10和STI 11表面依次沉積柵極絕緣膜21和柵極材料22并刻蝕形成柵極堆疊結(jié)構(gòu)20。其中對(duì)于后柵工藝而言，柵極堆疊結(jié)構(gòu)20是偽柵極堆疊結(jié)構(gòu)，將在后續(xù)工藝中去除，因此柵極絕緣膜21優(yōu)選為氧化硅的墊層，偽柵極材料22優(yōu)選為多晶硅、非晶硅或微晶硅甚至是氧化硅。對(duì)于前柵工藝而言，柵極堆疊結(jié)構(gòu)20將在后續(xù)工藝中保留，因此柵極絕緣膜21優(yōu)選為氧化硅、摻氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括選自 Hf02、HfSiOx、HfSiON、HfAlOx、HfTaOx, HfLaOx, HfAlSiOx、HfLaSiOx 的鉿基材料(其中，各材料依照多元金屬組分配比以及化學(xué)價(jià)不同，氧原子含量X可合理調(diào)整，例如可為I 6且不限于整數(shù))，或是包括選自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括A1203，以其上述材料的復(fù)合層；柵極材料22則可為多晶硅、多晶鍺硅、或金屬，其中金屬可包括 Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物，柵極材料22中還可摻雜有C、F、N、O、B、P、As等元素以調(diào)節(jié)功函數(shù)。其次，參照?qǐng)D2，在偽柵極堆疊結(jié)構(gòu)20兩側(cè)形成偽柵極側(cè)墻23。例如在器件表面沉積氧化硅、氮化硅或其復(fù)合層的側(cè)墻材料層然后刻蝕形成偽柵極側(cè)墻23。再次，參照?qǐng)D3，在偽柵極側(cè)墻23兩側(cè)襯底10中形成源漏區(qū)30。傳統(tǒng)工藝的源漏區(qū)30可以是向襯底10中注入摻雜離子形成。在本發(fā)明優(yōu)選實(shí)施例中，源漏區(qū)30是嵌入式應(yīng)變?cè)绰﹨^(qū)，也即以偽柵極側(cè)墻23為掩?？涛g襯底10形成源漏凹槽，然后在源漏凹槽中外延生長SiGe或SiC等與襯底10材質(zhì)不同的高應(yīng)力材料從而形成相應(yīng)材質(zhì)的嵌入式應(yīng)變?cè)绰﹨^(qū)。其中嵌入式應(yīng)變?cè)绰﹨^(qū)30的上表面不限于圖3所示與襯底10上表面齊平，而是可以高于襯底10上表面，形成提升源漏。優(yōu)選地，也可以向嵌入式應(yīng)變?cè)绰﹨^(qū)30中注入摻雜離子以調(diào)節(jié)類型和濃度；上述嵌入式源漏同時(shí)進(jìn)行摻雜，對(duì)應(yīng)NMOS摻雜磷、砷、銻等，PMOS摻雜硼、鋁、鎵、銦等。接著，參照?qǐng)D4，去除偽柵極側(cè)墻23并在偽柵極堆疊結(jié)構(gòu)20兩側(cè)的襯底10中形成源漏擴(kuò)展區(qū)31?？梢酝ㄟ^濕法腐蝕去除氮化硅或氮氧化硅的偽柵極側(cè)墻23，然后進(jìn)行源漏離子注入，形成輕摻雜(LDD)的源漏擴(kuò)展區(qū)31。然后，參照?qǐng)D5，在偽柵極堆疊結(jié)構(gòu)20兩側(cè)形成柵極側(cè)墻結(jié)構(gòu)40。其中，柵極側(cè)墻結(jié)構(gòu)40至少包括第一柵極側(cè)墻41和第二柵極側(cè)墻42。首先形成第一柵極側(cè)墻41，在器件表面通過傳統(tǒng)工藝沉積第一柵極側(cè)墻材料，可為氧化硅(SiOx)或氮化硅(SiNx，X可為I 2，不限于整數(shù))或氮氧 化硅(SiOxNy, X、y可依照需要合理調(diào)整)，也可為這些材料的堆疊，然后控制刻蝕掩模版圖和刻蝕工藝參數(shù)使得刻蝕得到的第一柵極側(cè)墻41的剖面形狀為L形，也即包括與偽柵極堆疊結(jié)構(gòu)20直接接觸的垂直部分，以及與嵌入式應(yīng)變?cè)绰﹨^(qū)30和/或源漏擴(kuò)展區(qū)31直接接觸的水平部分。第一柵極側(cè)墻41用作高應(yīng)力側(cè)墻的緩沖層，其厚度優(yōu)選為I 25nm，較薄的厚度有利于應(yīng)力傳遞。形成第一柵極側(cè)墻41之后，再形成第二柵極側(cè)墻42。通過磁過濾脈沖陰極真空弧放電(FCVA)、PECVD、磁控濺射等低溫方法沉積形成具有較高本征應(yīng)力的類金剛石無定形碳(DLC)薄膜，然后采用O2和/或Ar等離子體干法刻蝕形成位于第一柵極側(cè)墻41水平部分上的第二柵極側(cè)墻42，并使其剖面形狀為近似三角形或1/4橢圓。其中，由于DLC薄膜的材料特性很大程度上取決于SP3鍵的含量，較高的SP3鍵的含量使得DLC結(jié)構(gòu)更類似于金剛石而不是石墨，因此為了提高本征應(yīng)力，本發(fā)明優(yōu)選實(shí)施例中控制工藝參數(shù)使得DLC中sp3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%，如此使得用作第二柵極側(cè)墻42的DLC薄膜本征應(yīng)力不小于2GPa并優(yōu)選為4 lOGPa。第二柵極側(cè)墻42的厚度優(yōu)選為2 60nm。傳統(tǒng)的SiN材質(zhì)的CESL的應(yīng)力僅為2. 4 3. 5GPa，而本發(fā)明中DLC本征應(yīng)力較大，且DLC的第二柵極側(cè)墻42與襯底溝道區(qū)僅間隔有作為緩沖層的較薄的第一柵極側(cè)墻41，因此較之傳統(tǒng)結(jié)構(gòu)，本發(fā)明的MOSFET能向溝道區(qū)提供更高的應(yīng)力，從而提高載流子遷移率、改善器件性能。對(duì)于nMOS而言DLC薄膜為張應(yīng)力，而對(duì)于pMOS而言DLC薄膜為壓應(yīng)力，因此在CMOS器件的制造工藝中第二柵極側(cè)墻42要分兩次形成以分別控制應(yīng)力種類和大小。隨后，參照?qǐng)D6和圖7進(jìn)行后續(xù)工藝，包括形成源漏接觸金屬硅化物60 ;形成接觸刻蝕停止層(CESL) 70，該層同時(shí)具備較高應(yīng)力；形成第一 I LD80，并使用平坦化技術(shù)如CMP使之平坦化，同時(shí)使之頂部與偽柵極堆疊結(jié)構(gòu)20頂部平齊；選擇腐蝕去除偽柵極堆疊結(jié)構(gòu)20、形成柵極堆疊結(jié)構(gòu)50 ；具體地，以第一和第二柵極側(cè)墻41/42為掩模，執(zhí)行自對(duì)準(zhǔn)硅化物工藝，在整個(gè)器件表面沉積Pt、Co、N1、Ti等金屬或金屬合金的薄膜，然后高溫退火處理，使得嵌入式應(yīng)變?cè)绰﹨^(qū)30中所含的硅與金屬發(fā)生反應(yīng)生成如CoSi2' TiSi2' NiSi, PtSi, NiPtSi, CoGeSi,TiGeS1、NiGeSi等源漏接觸金屬硅化物60以降低源漏接觸電阻，從而進(jìn)一步提高器件性倉泛。形成源漏接觸金屬硅化物60之后，在整個(gè)器件表面沉積形成接觸刻蝕停止層(CESL) 70，也即CESL 70位于STI 11、源漏接觸金屬硅化物60、第二柵極側(cè)墻42、柵極材料層52上，其材質(zhì)可以是具有高應(yīng)力的傳統(tǒng)的SiOx、SiNx材料，或者是前述的高應(yīng)力DLC。CESL 70提供額外的應(yīng)力增強(qiáng)，進(jìn)一步增大了溝道區(qū)應(yīng)力。具體地，CESL70所謂的高應(yīng)力在本發(fā)明中為材料的本征應(yīng)力大于lGPa，并優(yōu)選介于2 lOGPa。淀積第一層絕緣隔離介質(zhì)層80用于后柵工藝， 該層可以為氧化硅、磷硅玻璃、摻氟氧化硅、摻碳氧化硅、氮化硅或者low-k材料，或者多層復(fù)合層；運(yùn)用CMP，干法回刻等方法平坦化80，使之上表面與偽柵極堆疊結(jié)構(gòu)20頂部平齊。通過濕法腐蝕去除偽柵極堆疊結(jié)構(gòu)20，留下柵極溝槽。然后通過PECVD、HDPCVD、ALD等方法在柵極溝槽中沉積氧化硅、摻氮氧化硅、氮化硅、或其它高K材料的柵極絕緣層51，柵極絕緣層51可以僅位于柵極溝槽底部也可位于柵極溝槽底部和側(cè)壁。柵極絕緣層51所用的高k材料包括但不限于包括選自Hf02、HfSi0x、HfSi0N、HfA10x、HfTa0x、HfLa0x、HfAlSiOx, HfLaSiOx 的鉿基材料，或是包括選自 Zr02、La203、LaA103、Ti02、Y203 的稀土基高K介質(zhì)材料，或是包括A1203，以其上述材料的復(fù)合層。在柵極溝槽中柵極絕緣層51上通過PVD、CVD, ALD等常規(guī)方法沉積柵極材料層52，柵極材料層52可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金屬，也可以是 In2O3> SnO2, ΙΤ0、IZO等金屬氧化物導(dǎo)體，還可以是摻雜的多晶硅、非晶硅、多晶鍺、多晶鍺硅等。柵極材料層52中可摻入C、F、N、O、B、P、As等元素。柵極材料層52與柵極絕緣層51之間還優(yōu)選通過PVD, CVD、ALD等常規(guī)方法形成氮化物的阻擋層53，阻擋層53材質(zhì)為MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M為Ta、T1、Hf、Zr、Mo、W或其它元素。更優(yōu)選地，柵極材料層52與阻擋層53不僅采用上下疊置的復(fù)合層結(jié)構(gòu)，還可以采用混雜的注入摻雜層結(jié)構(gòu)，也即構(gòu)成柵極材料層52與阻擋層53的材料同時(shí)沉積在柵極絕緣層51上，因此柵極材料層包括上述阻擋層的材料。整個(gè)器件表面優(yōu)選采用例如包括激光退火、Spike退火的高溫快速退火來提高或者改變應(yīng)力。如上所述，柵極絕緣層51、柵極材料層52以及阻擋層53共同構(gòu)成柵極堆疊結(jié)構(gòu)50。最后，參照?qǐng)D8，完成器件制造。在整個(gè)器件表面沉積形成第二層間介質(zhì)(ILD)82并CMP平坦化，刻蝕第一 ILD80、第二 ILD 82以及CESL70形成源漏接觸孔以暴露源漏接觸金屬硅化物60，沉積接觸金屬形成源漏金屬塞90并CMP平坦化直至暴露ILD 82。最終形成的MOSFET器件結(jié)構(gòu)如圖8所示，包括襯底10、襯底10上的柵極堆疊結(jié)構(gòu)50、柵極堆疊結(jié)構(gòu)50兩側(cè)的由第一柵極側(cè)墻41和第二柵極側(cè)墻42構(gòu)成的柵極側(cè)墻結(jié)構(gòu)40、柵極側(cè)墻結(jié)構(gòu)40兩側(cè)襯底10中的源漏區(qū)30，其中，第二柵極側(cè)墻42包括DLC。柵極堆疊結(jié)構(gòu)50包括柵極絕緣層51、柵極材料層52以及阻擋層53，其中阻擋層53可位于柵極絕緣層51的上方，柵極材料層52的底部和側(cè)部可被阻擋層53包裹，或者柵極材料層52與阻擋層53的材質(zhì)相互混合。源漏區(qū)30為嵌入式應(yīng)變?cè)绰﹨^(qū)，源漏區(qū)30沿溝道方向還具有源漏擴(kuò)展區(qū)31，源漏擴(kuò)展區(qū)31位于柵極側(cè)墻結(jié)構(gòu)40下方。第一柵極側(cè)墻41為L形，包括垂直部分與水平部分，第二柵極側(cè)墻42位于該水平部分上。源漏區(qū)30上具有源漏接觸金屬硅化物60。CESL 70覆蓋STI 11、源漏接觸金屬硅化物60、第二柵極側(cè)墻42以及柵極材料層52。雙層ILD 80/82覆蓋CESL 70，源漏金屬塞90穿過ILD 80/82以及CESL 70與源漏接觸金屬硅化物60相接觸。上述各個(gè)構(gòu)件的材質(zhì)如前述制造方法中所述，在此不再贅述。值得注意的是，上述圖1至圖8工藝對(duì)應(yīng)于后柵工藝。對(duì)于前柵工藝而言，相應(yīng)的制造方法變更如下參照?qǐng)D9，在襯底10上形成柵極堆疊結(jié)構(gòu)50，包括依次水平層疊的柵極絕緣層51、阻擋層53以及柵極材料層52。柵極堆疊結(jié)構(gòu)50各個(gè)部分材質(zhì)與圖7所示相同，不再贅述。其工藝順序與后柵工藝相同，除了第一 ILD80的平坦化及柵電極去除工藝。參照?qǐng)D10，在柵極堆疊結(jié)構(gòu)50兩側(cè)形成偽側(cè)墻(未示出)，進(jìn)行源漏結(jié)構(gòu)制作包括內(nèi)嵌SiGe或SiC結(jié)構(gòu)30等，形成方法與圖3、4所示相同，不再贅述。然后在柵極堆疊結(jié)構(gòu)50兩側(cè)形成源漏擴(kuò)展區(qū)31。

參照?qǐng)D11，在柵極堆疊結(jié)構(gòu)50兩側(cè)形成柵極側(cè)墻結(jié)構(gòu)40。包括先形成L形的第一柵極側(cè)墻41，然后再在第一柵極側(cè)墻41上形成高應(yīng)力的DLC的第二柵極側(cè)墻42。然后，參照?qǐng)D12，類似于圖6、7，形成源漏接觸金屬硅化物60以及形成接觸刻蝕停止層(CESL) 70。與圖6、7所示不同的是，圖12中前柵工藝的柵極堆疊結(jié)構(gòu)50與圖6、7后柵工藝稍有區(qū)別，也即前柵工藝的柵極堆疊結(jié)構(gòu)50為水平層疊的三層51/53/52，而不是后柵工藝的U型包圍結(jié)構(gòu)。圖12中的該些60/70層結(jié)構(gòu)、材質(zhì)和形成方法與圖6、7后柵工藝的前半部分相同，不再贅述。最后，參照?qǐng)D13，完成器件制造。在整個(gè)器件表面沉積形成層間介質(zhì)(ILD)SO并CMP平坦化，刻蝕ILD 80以及CESL70形成源漏接觸孔以暴露源漏接觸金屬硅化物60，沉積接觸金屬形成源漏金屬塞90并CMP平坦化直至暴露ILD 80。通過前柵方法形成的器件結(jié)構(gòu)如圖13所示，包括襯底10、襯底10上的柵極堆疊結(jié)構(gòu)50、柵極堆疊結(jié)構(gòu)50兩側(cè)的由第一柵極側(cè)墻41和第二柵極側(cè)墻42構(gòu)成的柵極側(cè)墻結(jié)構(gòu)40、柵極側(cè)墻結(jié)構(gòu)40兩側(cè)襯底10中的源漏區(qū)30，其中，第二柵極側(cè)墻42包括DLC。柵極堆疊結(jié)構(gòu)50包括依次水平層疊的柵極絕緣層51、阻擋層53以及柵極材料層52。源漏區(qū)30為嵌入式應(yīng)變?cè)绰﹨^(qū)，源漏區(qū)30沿溝道方向還具有源漏擴(kuò)展區(qū)31，源漏擴(kuò)展區(qū)31位于柵極側(cè)墻結(jié)構(gòu)40下方。第一柵極側(cè)墻41為L形，包括垂直部分與水平部分，第二柵極側(cè)墻42位于該水平部分上。源漏區(qū)30上具有源漏接觸金屬硅化物60。CESL 70覆蓋STI 11、源漏接觸金屬硅化物60、第二柵極側(cè)墻42以及柵極材料層52。單層ILD 80覆蓋CESL70，源漏金屬塞90穿過ILD 80以及CESL 70與源漏接觸金屬硅化物60相接觸。上述各個(gè)構(gòu)件的材質(zhì)如前述制造方法中所述，在此不再贅述。 此外，雖然本發(fā)明附圖中僅顯示了平面溝道的MOSFET示意圖，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知曉的是本發(fā)明的DLC高應(yīng)力側(cè)墻結(jié)構(gòu)也可應(yīng)用于其他例如立體多柵、垂直溝道、納米線等器件結(jié)構(gòu)。此外，雖然本發(fā)明附圖中僅顯示了平面單溝道的MOSFET示意圖，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知曉的是本發(fā)明的DLC高應(yīng)力側(cè)墻結(jié)構(gòu)也可應(yīng)用于其他例如PMOS、NMOS、CMOS等器件結(jié)構(gòu)。 依照本發(fā)明的高應(yīng)力MOSFET及其制造方法，采用高應(yīng)力的DLC薄膜作為柵極側(cè)墻，縮短了應(yīng)力層與溝道區(qū)的距離，有效提升了溝道區(qū)載流子遷移率，提高了器件性能。盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對(duì)器件結(jié)構(gòu)做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
權(quán)利要求
1.一種MOSFET，包括襯底、襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的柵極側(cè)墻結(jié)構(gòu)、柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)，其特征在于柵極側(cè)墻結(jié)構(gòu)包括第一柵極側(cè)墻和第二柵極側(cè)墻，第二柵極側(cè)墻的材質(zhì)為DLC。
2.如權(quán)利要求1的M0SFET，其中，第二柵極側(cè)墻的DLC中sp3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%,本征應(yīng)力不小于2GPa。
3.如權(quán)利要求1的M0SFET，其中，第一柵極側(cè)墻包括垂直部分和水平部分，第二柵極側(cè)墻位于第一柵極側(cè)墻的水平部分上。
4.如權(quán)利要求1的M0SFET，其中，第一柵極側(cè)墻的材質(zhì)為氧化硅和/或氮化硅。
5.如權(quán)利要求1的M0SFET，其中，第一柵極側(cè)墻的厚度為I 25nm，第二柵極側(cè)墻的厚度為2 60nm。
6.如權(quán)利要求1的M0SFET，其中，柵極堆疊結(jié)構(gòu)包括柵極絕緣層、柵極材料層以及阻擋層；柵極絕緣層包括氧化硅、摻氮氧化硅、氮化硅、高K材料及其組合；柵極材料層包括選自Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 的金屬，或是包括選自ln203、SnO2, ITO, IZO的金屬氧化物導(dǎo)體，或是摻雜的多晶硅、非晶硅、多晶鍺、多晶鍺硅，或是 MxNy、MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 包括 Ta、T1、Hf、Zr、Mo、W,或是上述材料的復(fù)合層；襯底包括硅、鍺、應(yīng)變硅、鍺硅、化合物半導(dǎo)體、碳基半導(dǎo)體材料及其組合。
7.如權(quán)利要求6的M0SFET，其中，高k材料包括選自Hf02,HfSiOx、HfSiON, HfAlOx、HfTaOx, HfLaOx, HfAlSiOx, HfLaSiOx 的鉿基材料，或是包括選自 Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括A1203，以其上述材料的復(fù)合層。
8.如權(quán)利要求1的M0SFET，其中，源漏區(qū)為嵌入式SiGe或SiC，源漏區(qū)沿溝道方向還具有源漏擴(kuò)展區(qū)，源漏擴(kuò)展區(qū)位于柵極側(cè)墻結(jié)構(gòu)下方。
9.如權(quán)利要求1的M0SFET，其中，源漏區(qū)上具有源漏接觸金屬硅化物，接觸蝕刻停止層覆蓋源漏接觸金屬硅化物、柵極側(cè)墻結(jié)構(gòu)以及柵極堆疊結(jié)構(gòu)。
10.如權(quán)利要求9的M0SFET，其中，源漏接觸金屬硅化物包括CoSi2、TiSi2、NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi，接觸蝕刻停止層材質(zhì)為高應(yīng)力的氧化硅、氮化硅或DLC。
11.一種MOSFET制造方法，包括以下步驟 在襯底上形成偽柵極堆疊結(jié)構(gòu)； 在偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底中形成源漏區(qū)； 在偽柵極堆疊結(jié)構(gòu)兩側(cè)形成第一柵極側(cè)墻； 在第一柵極側(cè)墻上形成材質(zhì)為DLC的第二柵極側(cè)墻； 形成金屬源漏接觸區(qū)； 形成應(yīng)力覆蓋絕緣層； 形成第一層絕緣隔離介質(zhì)層，并平坦化； 去除偽柵極堆疊結(jié)構(gòu)，形成最終柵極堆疊結(jié)構(gòu)。
12.—種MOSFET制造方法，包括以下步驟 在襯底上形成柵極堆疊結(jié)構(gòu)； 在柵極堆疊結(jié)構(gòu)兩側(cè)形成第一柵極側(cè)墻； 在第一柵極側(cè)墻上形成材質(zhì)為DLC的第二柵極側(cè)墻； 在第二柵極側(cè)墻兩側(cè)的襯底中形成源漏區(qū)。
13.如權(quán)利要求11或12的MOSFET制造方法，其中，第二柵極側(cè)墻的DLC中sp3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%,本征應(yīng)力不小于2GPa。
14.如權(quán)利要求11或12的MOSFET制造方法，其中，通過磁過濾脈沖陰極真空弧放電(FCVA)、PECVD、磁控濺射來沉積形成DLC薄膜，然后采用O2和/或Ar等離子體干法刻蝕形成位于第一柵極側(cè)墻水平部分上的第二柵極側(cè)墻。
15.如權(quán)利要求11或12的MOSFET制造方法，其中，刻蝕襯底形成源漏凹槽，在源漏凹槽中外延生長SiGe或SiC從而形成嵌入式應(yīng)變?cè)绰﹨^(qū)。
16.如權(quán)利要求11或12的MOSFET制造方法，其中，對(duì)整個(gè)器件表面采用高溫快速退火來提高或者改變應(yīng)力。
17.如權(quán)利要求11或12的MOSFET制造方法，其中，形成柵極堆疊結(jié)構(gòu)之后或形成源漏區(qū)之后，在源漏區(qū)上形成源漏接觸金屬硅化物，然后在源漏接觸金屬硅化物、第一和第二柵極側(cè)墻以及柵極堆疊結(jié)構(gòu)上形成接觸蝕刻停止層，該層同時(shí)具備高應(yīng)力。
18.如權(quán)利要求17的MOSFET制造方法，其中，源漏接觸金屬硅化物包括CoSi2、TiSi2,NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi，接觸蝕刻停止層材質(zhì)為高應(yīng)力的氧化硅、氮化硅或DLC。
全文摘要
本發(fā)明公開了一種MOSFET，包括襯底、襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)的柵極側(cè)墻結(jié)構(gòu)、柵極側(cè)墻結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)，其特征在于柵極側(cè)墻結(jié)構(gòu)包括第一柵極側(cè)墻和第二柵極側(cè)墻，第二柵極側(cè)墻的材質(zhì)為DLC。依照本發(fā)明的高應(yīng)力MOSFET及其制造方法，采用高應(yīng)力的DLC薄膜作為柵極側(cè)墻，縮短了應(yīng)力層與溝道區(qū)的距離，有效提升了溝道區(qū)載流子遷移率，提高了器件性能。
文檔編號(hào)H01L29/78GK103066122SQ20111032208
公開日2013年4月24日 申請(qǐng)日期2011年10月20日 優(yōu)先權(quán)日2011年10月20日
發(fā)明者殷華湘, 馬小龍 申請(qǐng)人:中國科學(xué)院微電子研究所