專利名稱：鰭片場效應(yīng)晶體管(finfet)器件及其制造方法
技術(shù)領(lǐng)域：
公開了一種FinFET器件以及制造FinFET器件的方法，更具體地，本發(fā)明涉及一種鰭片場效應(yīng)晶體管(FINFET)器件及其制造方法。
背景技術(shù)：
在追求高器件密度、高性能和更低成本的過程中半導(dǎo)體產(chǎn)業(yè)發(fā)展到了納米技術(shù)工藝節(jié)點(diǎn)，來自制造和設(shè)計(jì)方面的挑戰(zhàn)已經(jīng)帶來了三維設(shè)計(jì)如鰭片場效應(yīng)晶體管(FinFETs) 的發(fā)展。典型FinFET的制造帶有從基板延伸的薄“鰭片”(或鰭片結(jié)構(gòu))，例如蝕刻到基板的硅層中的薄“鰭片”。FinFET的溝道形成在垂直的鰭片中。將柵極提供在鰭片上(或纏繞)。溝道的兩邊都具有柵極是有利的，這使得柵極從溝道的兩邊控制溝道。FinFET器件也包括受到應(yīng)力的源極/漏極部件從而提高了載流子遷移率和改進(jìn)了器件性能。拉緊的源極/漏極部件一般在P溝道器件中使用外延(epi)硅鍺(SiGe)和在η溝道器件中使用外延硅(Si)。FinFET器件提供很多優(yōu)點(diǎn)，包括降低的短溝道效應(yīng)和增加的電流流動。盡管現(xiàn)有的FinFET器件和制造FinFET器件的方法對于它們的預(yù)期目的已經(jīng)大體充分，但是由于器件繼續(xù)比例縮小，現(xiàn)有的FinFET器件和制造FinFET器件的方法已經(jīng)不能在所有方面都令人完全滿意。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中的問題，本發(fā)明提供了一種方法。包括提供半導(dǎo)體基板；在所述半導(dǎo)體基板上形成多個鰭片，通過隔離結(jié)構(gòu)使所述鰭片互相隔離；在每個鰭片的一部分上形成柵極結(jié)構(gòu)，使得所述柵極結(jié)構(gòu)跨過多個鰭片；在所述鰭片的暴露部分上形成鰭片模板； 以及在所述鰭片模板上外延(印i)生長半導(dǎo)體材料。根據(jù)本發(fā)明所述的方法，其中形成所述鰭片模板包括在每個所述鰭片的暴露部分上外延生長其它半導(dǎo)體材料，使得鰭片合并在一起。根據(jù)本發(fā)明所述的方法，還包括在形成所述鰭片模板之前回蝕刻所述隔離結(jié)構(gòu)。根據(jù)本發(fā)明所述的方法，還包括在所述柵極結(jié)構(gòu)的側(cè)壁上形成間隔件；以及其中回蝕刻所述隔離結(jié)構(gòu)包括使用選擇性蝕刻所述隔離結(jié)構(gòu)的蝕刻工藝。根據(jù)本發(fā)明所述的方法，其中在所述鰭片的暴露部分上外延生長所述半導(dǎo)體材料包括外延地生長硅；以及在所述鰭片模板上外延生長所述半導(dǎo)體材料包括外延生長硅鍺。根據(jù)本發(fā)明所述的方法，還包括在所述鰭片模板上外延生長所述半導(dǎo)體材料之前回蝕刻所述鰭片模板。根據(jù)本發(fā)明所述的方法，其中所述柵極結(jié)構(gòu)分離每個所述鰭片的源極區(qū)域和漏極區(qū)域，每個鰭片的所述源極區(qū)域和所述漏極區(qū)域限定位于其間的溝道；以及回蝕刻所述鰭片包括暴露每個鰭片的溝道的一部分。根據(jù)本發(fā)明所述的方法，其中形成所述多個鰭片包括形成具有第一材料部分和第二材料部分的鰭片，每個所述鰭片包括被所述柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，每個鰭片的源極區(qū)域和漏極區(qū)域限定其間的溝道。根據(jù)本發(fā)明所述的方法，還包括在形成所述鰭片模板之前，從所述鰭片的源極區(qū)域和漏極區(qū)域完全移除所述第二材料部分。根據(jù)本發(fā)明所述的方法，還包括在形成所述鰭片模板之前，從所述鰭片的源極區(qū)域和漏極區(qū)域部分移除所述第二材料部分。根據(jù)本發(fā)明所述的一種方法，包括提供半導(dǎo)體基板；形成位于所述半導(dǎo)體基板上的第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)；形成位于所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的一部分上的柵極結(jié)構(gòu)，使得所述柵極結(jié)構(gòu)跨過所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)；在所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的暴露部分上外延生長第一半導(dǎo)體材料，使得所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的暴露部分合并在一起；以及在所述第一半導(dǎo)體材料上外延生長第二半導(dǎo)體材料。根據(jù)本發(fā)明所述的方法，還包括形成位于所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)之間的隔離結(jié)構(gòu)，使得所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)互相隔離；以及在外延增長所述第一半導(dǎo)體材料之前回蝕刻所述隔離結(jié)構(gòu)。根據(jù)本發(fā)明所述的方法，還包括在外延生長所述第二半導(dǎo)體材料之前回蝕刻所述第一半導(dǎo)體材料。根據(jù)本發(fā)明所述的方法，其中外延生長所述第一半導(dǎo)體材料包括外延生長硅； 以及外延生長所述第二半導(dǎo)體材料包括外延生長硅鍺。根據(jù)本發(fā)明所述的方法，還包括在外延地生長所述第一半導(dǎo)體材料之前移除一部分所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)。根據(jù)本發(fā)明所述的方法，其中所述第一鰭片和所述第二鰭片包括第一材料部分和第二材料部分，每個所述第一鰭片和所述第二鰭片都具有被所述柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，每個鰭片的所述源極區(qū)域和所述漏極區(qū)域限定位于其間的溝道；以及移除所述一部分所述第一鰭片和所述第二鰭片包括從所述第一鰭片和所述第二鰭片的源極和漏極區(qū)域完全移除所述第二材料部分。根據(jù)本發(fā)明所述的方法，其中所述第一鰭片和所述第二鰭片包括第一材料部分和第二材料部分，每個所述第一鰭片和所述第二鰭片都具有被所述柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，每個鰭片的所述源極區(qū)域和所述漏極區(qū)域限定位于其間的溝道；以及移除所述一部分所述第一鰭片和所述第二鰭片包括從所述第一鰭片和所述第二鰭片的源極區(qū)域和漏極區(qū)域部分地移除所述第二材料部分。根據(jù)本發(fā)明所述的一種集成電路器件，包括半導(dǎo)體基板；置于所述半導(dǎo)體基板上的第一鰭片和第二鰭片；置于所述第一鰭片和所述第二鰭片之間的隔離結(jié)構(gòu)，使得所述第一鰭片和所述第二鰭片互相隔離；置于所述第一鰭片和所述第二鰭片的一部分上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)跨過所述第一鰭片和所述第二鰭片，從而分離所述第一鰭片和所述第二鰭片的源極區(qū)域和漏極區(qū)域；置于所述第一鰭片和所述第二鰭片的另一部分上的第一外延半導(dǎo)體層；以及置于所述第一外延半導(dǎo)體層上的第二外延半導(dǎo)體層，其中所述第一鰭片和所述第二鰭片的所述源極和漏極區(qū)域包括所述第一外延半導(dǎo)體層和所述第二外延半導(dǎo)體層的一部分。根據(jù)本發(fā)明所述的集成電路器件，其中每個所述第一鰭片和所述第二鰭片的所述源極區(qū)域和漏極區(qū)域限定位于其間的溝道，所述溝道與所述第一外延半導(dǎo)體層和所述第二外延半導(dǎo)體層接觸。根據(jù)本發(fā)明所述的集成電路器件，其中所述第一和第二鰭片包括硅；所述第一外延半導(dǎo)體層包括硅；以及所述第二外延半導(dǎo)體層包括硅鍺。


當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖1是根據(jù)本公開的各個方面，示出制造鰭片場效應(yīng)晶體管(FinFET)器件的方法的流程圖。圖2-圖6是根據(jù)圖1的方法，示出在各個制造階段的FinFET器件的透視圖。圖7是根據(jù)本公開的各個方面，示出制造FinFET器件的另一個方法的流程圖。圖8A、圖9A、圖IOA和圖IlA是根據(jù)圖7的方法，示出在各個制造階段的FinFET 器件的透視圖。圖8B、圖9B、圖IOB和圖IlB分別為圖8A、圖9A、圖IOA和圖IlA中示出的FinFET 器件的示意性橫截面視圖。圖8C、圖9C、圖IOC和圖IlC分別為圖8A、9A、IOA禾口 IlA中示出的FinFET器件的示意性橫截面視圖。圖12是根據(jù)本公開的各個方面，示出制造FinFET器件的又一個方法的流程圖。圖13A、圖14A、圖15A和圖16A為根據(jù)圖12的方法在各個制造階段的FinFET器件的透視圖。圖13B、圖14B，圖15B和圖16B分別為圖13A、圖14A、圖15A和圖16A中示出的 FinFET器件的示意性橫截面視圖。圖13C、圖14C、圖15C和圖16C分別為圖13A、圖14A、圖15A和圖16A中示出的 FinFET器件的示意性橫截面視圖。
具體實(shí)施例方式為了實(shí)施本發(fā)明的不同部件，以下公開提供了許多不同的實(shí)施例或示例。以下描述元件和布置的特定示例以簡化本公開。當(dāng)然這些僅僅是示例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可包括其中額外的部件形成在第一部件和第二部件之間的實(shí)施例，使得第一和第二部件不直接接觸。另外，本公開可能在各個實(shí)施例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)只是為了簡明的目的且其本身并不指定各個實(shí)施例和/或所討論的結(jié)構(gòu)之間的關(guān)系。圖1為根據(jù)本公開的各個實(shí)施例制造集成電路器件的方法10的流程圖。在所示的實(shí)施例中，方法10制造了包括鰭片場效應(yīng)晶體管(FinFET)器件的集成電路器件。方法 10由其中提供了半導(dǎo)體基板的方框12開始。在方框14中，在半導(dǎo)體基板上形成第一鰭片和第二鰭片。將隔離結(jié)構(gòu)形成以隔離第一和第二鰭片。在方框16中，在第一和第二鰭片的一部分上形成柵極結(jié)構(gòu)。柵極結(jié)構(gòu)跨過第一和第二鰭片。在方框18中，將鰭片模板形成在第一和第二鰭片的暴露部分上。在方框20中，半導(dǎo)體材料在鰭片模板上外延生長。方法10 繼續(xù)到其中集成電路器件制造完成的方框22。可在方法10之前、之間和之后添加步驟，而且可以為方法的其它實(shí)施例替換或刪除一些所述步驟。以下討論說明了可以根據(jù)圖1的方法10制造的集成電路器件的各種實(shí)施例。圖2-圖6提供了根據(jù)圖1的方法10制造的各個階段中FinFET器件100的各種透視圖(局部或全部)。術(shù)語FinFET器件是指任何基于鰭式晶體管，如鰭式多柵極晶體管。 FinFET器件100可被包括在微處理器、存儲單元和/或集成電路器件中。為了清楚簡化了圖2-圖6以更好地理解本公開的發(fā)明理念。FinFET器件100中可添加額外的部件，而且在其它FinFET器件100的實(shí)施例中可替換或刪除以下描述一些部件。參考圖2，F(xiàn)inFET器件100包括基板(晶圓)110。在所述實(shí)施例中，基板110為體硅基板?？蛇x地或額外地，基板110包括元素半導(dǎo)體如晶體結(jié)構(gòu)中的硅或鍺；化合物半導(dǎo)體如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦或其組合物。可替換地，基板110 為硅上絕緣體(SOI)基板?？墒褂米⒀醺綦x(SIM0X)、晶圓鍵合和/或其它合適的方法制造 SOI基板?；?10可能包括各種摻雜區(qū)域和其它合適的部件。FinFET器件100包括從基板110延伸出來的鰭片結(jié)構(gòu)115A和115B。在所描述的實(shí)施例中，鰭片結(jié)構(gòu)115A和115B包括鰭片120。鰭片120包括硅(Si)，因此也將鰭片120 稱為Si鰭片。鰭片結(jié)構(gòu)115A和115B也包括其它材料部分。鰭片120包括源極區(qū)域、漏極區(qū)域和介于源極和漏極區(qū)域之間的溝道。通過實(shí)施光刻和蝕刻工藝形成鰭片120。例如從基板110開始，光刻和蝕刻工藝在基板110中形成溝道，從而形成從基板110延伸出來的鰭片120。光刻工藝可能包括光阻涂布(如旋轉(zhuǎn)涂布)、軟烘、掩模對齊、暴露、曝后烤、光阻顯影、沖洗、干燥(如硬烘)、其它合適的工藝或其組合。例如，可通過在基板110上覆蓋形成光刻膠層(光阻)，暴露光阻給圖案，進(jìn)行曝后烤工藝以及將光阻顯影以形成包括光阻的掩模元件來形成鰭片部分120。然后可使用掩模元件蝕刻鰭片120到硅基板110中。蝕刻工藝可為干法蝕刻工藝、濕法蝕刻工藝、其它合適的蝕刻工藝、或其組合。例如，可使用反應(yīng)離子刻蝕(RIE)將鰭片120蝕刻到基板110中?？蛇x地，可實(shí)施光刻工藝或用其它方法代替光刻工藝，如無掩模光刻、電子束寫入法、離子束寫入法、和/或納米壓印技術(shù)?？赏ㄟ^雙圖案微影(DPL)工藝形成鰭片120。DPL是將圖案分割成兩個交錯的圖案在基板上構(gòu)造圖案的方法。DPL允許提高的部件(如鰭片)密度。可使用各種DPL方法包括雙暴露(如使用兩個掩模組)、毗鄰部件形成間隔件以及移除部件以提供間隔件圖案、抗凍、和/或其它合適的工藝。應(yīng)該注意到在所描述的實(shí)施例中術(shù)語“鰭片結(jié)構(gòu)”指FinFET器件100的單個鰭片。然而，術(shù)語“鰭片結(jié)構(gòu)”也可指所有鰭片，因此鰭片結(jié)構(gòu)也可指鰭片結(jié)構(gòu)115A和115B全體。進(jìn)一步，雖然所述實(shí)施例示出了兩個鰭片，但是FinFET器件100也可包括更少或更多的鰭片，這取決于FinFET器件100的設(shè)計(jì)需求。
7
包圍鰭片結(jié)構(gòu)115A和115B (在所述實(shí)施例中為鰭片120)的隔離部件130如淺溝槽隔離(STI)結(jié)構(gòu)使鰭片120互相隔離且使鰭片120與其它未說明的集成電路器件隔離。 通過使用絕緣材料如氧化硅、氮化硅、氮氧化硅、其它合適的材料部分或其組合物填充圍繞鰭片120的溝槽形成隔離部件130。填充的溝槽可能具有多層結(jié)構(gòu)，例如使用氮化硅填充溝槽的熱氧化襯墊層。在所述實(shí)施例中，隔離部件130包括氧化物材料。FinFET器件100包括柵極結(jié)構(gòu)150。柵極結(jié)構(gòu)150跨過鰭片120，而且在所述實(shí)施例中，將柵極結(jié)構(gòu)150形成在鰭片120的中間部分。柵極結(jié)構(gòu)150可能包括柵極介電層和柵極電極。柵極介電層包括介電材料如氧化硅、高_(dá)k介電材料、其它合適的介電材料或其組合物。高_(dá)k介電材料的示例包括Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高_(dá)k介電材料或其組合物。柵極電極包括多晶硅和 / 或包含 Al、Cu、Ti、Ta、W、Mo、TaN, Ni Si、CoSi、TiN, WN、TiAl、TiAlN, TaCN, TaC, TaSiN的金屬，其它導(dǎo)電材料，或其組合物?？稍跂艠O第一或柵極最后工藝中形成柵極結(jié)構(gòu)150如柵極電極。柵極結(jié)構(gòu)150可包括很多其它層如覆蓋層、界面層、擴(kuò)散層、 阻擋層、硬掩模層、或其組合。通過合適的工藝如沉積、光刻圖案化和蝕刻工藝形成柵極結(jié)構(gòu)150。沉積工藝包括化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體 CVD (HDCVD)、金屬有機(jī)CVD (MOCVD)、遠(yuǎn)程等離子體CVD (RPCVD)、等離子體增強(qiáng)CVD (PECVD)、 低壓CVD(LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、電鍍法、其它合適的方法、或其組合。光刻圖案化工藝包括光阻涂布(如旋轉(zhuǎn)涂布)、軟烘、掩模對齊、暴露、曝后烘、光阻顯影、清洗、干燥(如硬烘干)、其它合適的工藝、或其組合?？蛇x地，可通過其它的方法如無掩模光刻、電子束寫入或離子束寫入實(shí)施或代替光刻暴露工藝。在又一個可選的實(shí)施例中，光刻圖案化工藝可實(shí)施納米壓印技術(shù)。蝕刻工藝包括干法蝕刻、濕法蝕刻和/或其它蝕刻方法。將間隔件152置于柵極結(jié)構(gòu)150的側(cè)壁上如沿著柵極電極。間隔件152包括介電材料如氧化硅、氮化硅、氮氧化硅、其它合適的材料或其組合。間隔件可包括多層結(jié)構(gòu)如包含氮化硅層和氧化硅層的多層結(jié)構(gòu)。通過合適的工藝將間隔件形成為合適的厚度。例如， 在示出的實(shí)施例中，可通過沉積氮化硅層形成間隔件152，然后干法蝕刻氮化硅層從而形成圖2中示出的間隔件152。在形成間隔件152之前或之后，可進(jìn)行注入、擴(kuò)散、和/或退火工藝從而在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中形成輕摻雜源極和漏極(LDD)部件。參考圖3，實(shí)施某種工藝以在隔離部件130上形成凹形。例如，實(shí)施蝕刻工藝以在隔離部件130上形成凹形。蝕刻工藝為干法蝕刻工藝、濕法蝕刻工藝、其它蝕刻工藝或其組合。在所述實(shí)施例中，蝕刻工藝選擇性地蝕刻隔離部件130和實(shí)施避免蝕刻氮化硅間隔件 152的加工參數(shù)。例如，在所述實(shí)施例中，蝕刻工藝使用合適濃度(例如100 1)的氫氟酸 (HF)蝕刻溶液。在實(shí)施例中，HF溶液將隔離部件130形成為約100埃的凹形?？蛇x地，可使用其它蝕刻溶液有效地將隔離部件130形成凹形。參考圖4，鰭片模板135形成在鰭片120的暴露部分上。例如，通過合并FinFET器件100的鰭片120形成鰭片模板135。在所述實(shí)施例中，通過在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中的鰭片120的暴露部分上外延(外延)生長半導(dǎo)體材料從而將鰭片120 合并在一起。通過外延工藝外延地生長半導(dǎo)體材料直到鰭片結(jié)構(gòu)115A和115B的鰭片120合并在一起從而形成鰭片模板135。外延工藝可使用CVD沉積技術(shù)(如氣相外延(VPE)和 /或超高真空CVD(UHV-CVD))、分子束外延、和/或其它合適的工藝。外延工藝可使用氣體和/或液體前體。在所述實(shí)施例中，鰭片模板135可為通過硅外延沉積工藝形成的硅?？蓪Ⅵ捚０?35稱為類體硅模板。可選地，鰭片模板135可為通過硅鍺外延沉積工藝形成的硅鍺(SiGe)。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片模板135的沉積增長工藝中可摻雜鰭片模板135。例如，可將磷摻雜到外延硅鰭片模板135中(以形成Si: P外延層)。摻雜的外延層可能具有梯度摻雜分布?？蓪?shí)施化學(xué)機(jī)械拋光(CMP)工藝以平坦化鰭片模板135。雖然分別描述了鰭片120 和鰭片模板135，應(yīng)該理解“鰭片模板”可以只指新增長的外延半導(dǎo)體材料(描述為鰭片模板135)或與原始鰭片組合的新增長的外延半導(dǎo)體材料(描述為鰭片120)。參考圖5，實(shí)施某種工藝以在鰭片模板135上形成凹形。例如，在鰭片模板135上實(shí)施蝕刻工藝以回蝕刻鰭片模板135。蝕刻工藝為干法蝕刻工藝、濕法蝕刻工藝、其它蝕刻工藝或其組合。在示例中，蝕刻工藝使用冊1~丄12和02的混合物?？蛇x地，可使用其它蝕刻工藝混合物有效地將鰭片模板135形成凹形。蝕刻工藝的射頻(RF)偏置電源可能為約30 瓦(W)到約400瓦(W)。將鰭片模板135有效地回蝕刻從而暴露出如圖5所示的鰭片結(jié)構(gòu) 115A和115B的溝道。這確保了隨后形成的凸起的源極和漏極部件(半導(dǎo)體材料160)可有效地引入應(yīng)力到鰭片結(jié)構(gòu)115A和115B的溝道中。參考圖6，在鰭片模板135上外延增長半導(dǎo)體材料160。在示出的實(shí)施例中，在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中的暴露的鰭片模板135上外延增長半導(dǎo)體材料。 外延增長的半導(dǎo)體材料160為鰭片結(jié)構(gòu)115A和115B產(chǎn)生溝道應(yīng)力。外延工藝可使用CVD 沉積技術(shù)(如氣相外延VPE)和/或超高真空CVD(UHV-CVD)、分子束外延、和/或其它合適的工藝。外延工藝可使用氣體和/或液體前體。在示出的實(shí)施例中，半導(dǎo)體材料160通過硅鍺外延沉積工藝形成的硅鍺(SiGe)?？蛇x地，半導(dǎo)體材料160可為通過硅外延沉積工藝形成的硅。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到半導(dǎo)體材料160的生長工藝中可摻雜半導(dǎo)體材料160?？蓪?shí)施CMP工藝以平坦化半導(dǎo)體材料160?？蓪雽?dǎo)體材料160稱為鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域的凸起的源極和漏極部件。應(yīng)該注意到，也可將鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中的鰭片模板135認(rèn)為是凸起的源極和漏極部件的一部分。在形成半導(dǎo)體材料160 之前或之后，可實(shí)施注入、擴(kuò)散、和/或退火工藝從而在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中形成重?fù)诫s源極和漏極(HDD)部件。傳統(tǒng)的FinFET器件在未合并的鰭片上形成凸起的源極和漏極部件(例如半導(dǎo)體材料160)，如圖2所示的鰭片120。由于技術(shù)節(jié)點(diǎn)繼續(xù)比例縮小，未合并的鰭片如鰭片120 的寬度繼續(xù)減少，例如減少到約15nm和更低。觀察到由于技術(shù)節(jié)點(diǎn)降低，在未合并的鰭片的暴露表面上生長的凸起源極和漏極部件(如沿著未合并的鰭片的寬度)提供不充分的應(yīng)力。例如，未合并的鰭片上形成的凸起的源極和漏極部件提供的應(yīng)力傾向于沿著未合并鰭片的寬度方向松弛。這些發(fā)生是因?yàn)橄噜徫春喜Ⅵ捚g的間隔件(換句話說，自由空間)。由于應(yīng)力(壓力)在鰭片寬度方向松弛，所以缺陷和錯位可能會發(fā)生在凸起的源極和漏極部件中，負(fù)面地影響器件性能。相反，為了解決傳統(tǒng)FinFET器件內(nèi)在的應(yīng)力松弛問題， 公開的方法10將鰭片120合并在一起從而形成FinFET器件100的鰭片模板135。方法10提供了一種可以容易地被實(shí)施到集成電路加工中且為不斷提高的FinFET器件性能提供最大的凸起源極和漏極部件的自對齊的源極/漏極模板增長方案。特別地是，鰭片模板135 為在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中形成凸起的源極/漏極部件提供平面狀源極和漏極區(qū)域。這種方式提供了沿著鰭片寬度方向的壓力松弛和獲得了平面狀溝道應(yīng)力。 因此公開的FinFET器件100能提供最大的應(yīng)力給鰭片結(jié)構(gòu)115A和115B的溝道而帶來有限的(或有時沒有)缺陷和/或錯位。FinFET器件100可包括通過隨后的工藝形成的額外部件。例如，硅化物部件可能形成在鰭片結(jié)構(gòu)115A和115B的源極和漏極區(qū)域中?？赏ㄟ^硅化工藝如自對齊硅化物(對準(zhǔn)硅化物)工藝形成硅化物部件。將各種接觸/通孔/線和多層互連部件(如金屬層和層間介質(zhì))形成在基板110上，將這些部件配置成連接FinFET器件100的各個部件或結(jié)構(gòu)。 額外的部件可能提供電連接給含有柵極結(jié)構(gòu)150的器件100。例如，多層互連包括垂直互連，如傳統(tǒng)的通孔或接觸，和水平互連如金屬線。各種互連部件可能使用各種導(dǎo)電材料包括銅、鎢和/或硅化物。在一個實(shí)施例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成與銅相關(guān)的多層互連結(jié)構(gòu)。圖7為根據(jù)本公開的各個方面制造集成電路器件的方法30的流程圖。在所述實(shí)施例中，方法30制造包括鰭片場效應(yīng)晶體管(FinFET)器件的集成電路器件。方法30開始于其中提供半導(dǎo)體基板的方框32。在方框34中，在半導(dǎo)體基板上形成第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)。更具體地說，第一和第二鰭片結(jié)構(gòu)的第一材料部分形成在半導(dǎo)體基板上，并且第一和第二鰭片結(jié)構(gòu)的第二材料部分形成在第一材料部分上。在方框36中，柵極結(jié)構(gòu)形成在第一和第二鰭片結(jié)構(gòu)的一部分上。柵極結(jié)構(gòu)跨過第一和第二鰭片結(jié)構(gòu)，分割第一和第二鰭片結(jié)構(gòu)的源極區(qū)域和漏極區(qū)域。溝道被限定在第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域之間。在方框38，從第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域上完全移除第二材料部分。在方框40，第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域的第一材料部分結(jié)合在一起從而形成鰭片模板。在方框42，在第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域中的鰭片模板上形成第三材料部分。方法30繼續(xù)到其中集成電路器件制造完成的方框44。可在方法30之前、之間和之后提供額外的步驟，而且在方法的其它實(shí)施例中可以替換或刪除一些上述步驟。圖8A-圖8C、圖9A-圖9C、圖IOA-圖IOC和圖1IA-圖1IC提供根據(jù)圖7的方法 30制造的各個階段的FinFET器件200的各種視圖(局部或全部)。術(shù)語FinFET器件是指任何基于鰭片的晶體管如基于鰭片的、多柵極晶體管。FinFET器件200可被包含在微處理器、存儲器單元、和/或其它集成電路器件中。在所述實(shí)施例中，F(xiàn)inFET器件200為ρ溝道金屬氧化物半導(dǎo)體(PMOS)FinFET器件。為了清楚從而更好地理解本公開的發(fā)明理念簡化了圖8Α圖-8C、圖9Α-圖9C、圖IOA-圖IOC和圖1IA-圖11C?？梢栽贔inFET器件200中添加額外的部件，而且在FinFET器件200的其它實(shí)施例中可以替換或刪除一些下述部件。圖8Α為FinFET器件200的透視圖，圖8Β為沿著圖8Α中的線8Β-8Β所截取的 FinFET器件200的示意性橫截面視圖，圖8C為沿著圖8Α中的線8C-8C所截取的FinFET器件200的示意性橫截面視圖。FinFET器件200包括基板(晶圓)210。在所述實(shí)施例中，基板210為體硅基板?？蛇x地或另外地，基板210包括元素半導(dǎo)體，如晶體結(jié)構(gòu)中的硅或鍺； 化合物半導(dǎo)體，如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或其組合物?？蛇x地，基板210為硅上絕緣體(SOI)基板?？墒褂米⒀醺綦x(SIMOX)、晶圓鍵合和/或其它合適的方法制造SOI基板。基板210可能包括各種摻雜區(qū)域和其它合適的部件。FinFET器件200包括從基板210延伸出來的鰭片結(jié)構(gòu)215A和215B。在所描述的實(shí)施例中，鰭片結(jié)構(gòu)215A和215B包括鰭片部分220和230。鰭片部分220包括硅(Si)，且鰭片部分230包括硅鍺(SiGe)。可用SihGq代表鰭片部分230的SiGe濃度，其中χ代表 Ge成分的原子百分?jǐn)?shù)。在所述實(shí)施例中，χ小于或等于1且大于或等于0。圖8C為沿著鰭片結(jié)構(gòu)215A的溝道截取的FinFET器件200的示意性橫截面視圖，其中示出了鰭片結(jié)構(gòu)215A 的源極區(qū)域S和漏極區(qū)域D。溝道區(qū)域C被確定在源極和漏極區(qū)域之間。鰭片結(jié)構(gòu)215B類似地包括源極、漏極和溝道區(qū)域。應(yīng)該注意到所述實(shí)施例中的術(shù)語“鰭片結(jié)構(gòu)”是指FinFET 器件200的單個鰭片。然而，術(shù)語“鰭片結(jié)構(gòu)”也可指全體鰭片，因此，鰭片結(jié)構(gòu)也可總體指鰭片結(jié)構(gòu)215A和215B。進(jìn)一步，盡管所述實(shí)施例示出了兩個鰭片，F(xiàn)inFET器件200可包括更少或更多鰭片，取決于FinFET器件200的設(shè)計(jì)需求。通過合適的工藝形成包括鰭片部分220和230的鰭片結(jié)構(gòu)215A和215B。在一個實(shí)施例中，通過實(shí)施形成鰭片部分220的光刻和蝕刻工藝以及實(shí)施形成鰭片部分230的外延增長工藝形成鰭片結(jié)構(gòu)215A和215B。例如，從基板210開始，光刻和蝕刻工藝在基板210 中形成溝槽，從而形成從基板210延伸出來的鰭片結(jié)構(gòu)215A和215B的鰭片部分220 (稱為 Si鰭片部分)。光刻工藝可能包括光阻涂布(如旋轉(zhuǎn)涂布)、軟烘、掩模對齊、暴露、曝后烤、 光阻顯影、沖洗、干燥(如硬烘)、其它合適的工藝或其組合。例如，可通過在基板210上覆蓋形成光刻膠層(光阻)，暴露光阻給圖案，進(jìn)行曝后烤工藝以及將光阻顯影以形成包括光阻的掩模元件來形成鰭片部分220。然后可使用掩模元件蝕刻鰭片部分220到硅基板210 中。蝕刻工藝可為干法蝕刻工藝、濕法蝕刻工藝、其它合適的蝕刻工藝、或其組合。例如，可使用反應(yīng)離子刻蝕(RIE)將鰭片部分220蝕刻到硅基板210中?？蛇x地，可實(shí)施光刻工藝或用其它方法代替光刻工藝，如無掩模光刻、電子束寫入法、離子束寫入法、和/或納米壓印技術(shù)?？赏ㄟ^如上所述的DPL工藝形成鰭片部分220。在將鰭片部分220蝕刻到基板210中之后，可在基板210上包括在鰭片部分220 上形成絕緣層。絕緣層填充基板210中的溝槽。然后移除部分絕緣層以形成絕緣層中暴露鰭片部分220的頂表面的開口。可在鰭片部分220的暴露表面上外延生長半導(dǎo)體材料從而形成鰭片結(jié)構(gòu)215A和215B的鰭片部分230。外延工藝可使用CVD沉積技術(shù)(如氣相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其它合適的工藝。外延工藝可使用與鰭片部分220的組分互相反應(yīng)(換句話說，與Si鰭片部分220互相反應(yīng))的氣體和/或液體前體。在所述實(shí)施例中，鰭片部分230包括通過硅鍺外延沉積工藝形成的硅鍺 (SiGe)。可選地，鰭片部分230可包括外延生長的硅。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片部分230的沉積增長工藝中可摻雜鰭片部分230。例如，可將磷摻雜到外延硅鰭片部分中(以形成Si:P外延層)。摻雜的外延層可能具有梯度摻雜分布?？蓪?shí)施化學(xué)機(jī)械拋光(CMP)工藝以平坦化鰭片部分230。然后，將剩余的絕緣層進(jìn)行回蝕刻工藝或CMP工藝，從而形成隔離部件(如隔離部件M0)。在另一個示例中，通過實(shí)施形成鰭片部分220的光刻和蝕刻工藝和實(shí)施形成鰭片部分230的凝聚工藝形成鰭片結(jié)構(gòu)215A和215B。凝聚工藝可實(shí)施于2010年2月9日提交的名稱為通過凝聚方法形成底部缺口的SiGeFinFET的第12/702，862號美國專利申請所述的方法，其全部內(nèi)容通過引用結(jié)合到本文中作為參考。例如，從基板210開始，光刻和蝕刻工藝在基板210中形成溝槽，從而形成從基板210延伸出來的鰭片結(jié)構(gòu)215A和215B的鰭片部分220(稱為Si鰭片部分)。光刻和蝕刻工藝與以上所述類似。然后，可在基板210 上形成填充溝槽的絕緣層?？稍诮^緣層上實(shí)施回蝕刻工藝從而形成隔離部件(如隔離部件 240)。然后在暴露的鰭片部分220上外延生長半導(dǎo)體材料。例如，通過外延工藝在暴露的鰭片部分220上生長SiGe，類似于以上所述的外延工藝。然后，SiGe凝聚工藝使得來自SiGe 材料的Ge擴(kuò)散到鰭片部分220 (Si鰭片)中形成鰭片部分230。然后在隔離部件上實(shí)施回蝕刻工藝或CMP工藝。包圍鰭片結(jié)構(gòu)215A和215B的隔離部件240如淺溝槽隔離(STI)結(jié)構(gòu)使鰭片結(jié)構(gòu) 215A和215B互相隔離且使鰭片結(jié)構(gòu)215A和215B與其它未說明的集成電路器件隔離。通過使用絕緣材料如氧化硅、氮化硅、氮氧化硅、其它合適的材料部分或其組合物填充圍繞鰭片結(jié)構(gòu)215A和215B的溝槽形成隔離部件M0。填充的溝槽可能具有多層結(jié)構(gòu)，例如使用氮化硅填充溝槽的熱氧化襯墊層。FinFET器件200包括柵極結(jié)構(gòu)250。柵極結(jié)構(gòu)250跨過鰭片結(jié)構(gòu)215A和215B，而且在所述實(shí)施例中，將柵極結(jié)構(gòu)250形成在鰭片結(jié)構(gòu)215A和215B的中間部分。柵極結(jié)構(gòu) 250可能包括柵極介電層和柵極電極。柵極介電層包括介電材料如氧化硅、高_(dá)k介電材料、 其它合適的介電材料或其組合物。高_(dá)k介電材料的示例包括Hf02、HfSi0、HfSi0N、HfTa0、 HfTi0、Hf7r0、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高_(dá)k介電材料或其組合物。柵極電極包括多晶硅和/或包含Al、Cu、Ti、Ta、W、Mo、TaN, NiSi、CoSi、 TiN, WN、TiAl、TiAlN, TaCN, TaC, TaSiN的金屬，其它導(dǎo)電材料，或其組合物?？稍跂艠O第一或柵極最后工藝中形成柵極結(jié)構(gòu)250如柵極電極。柵極結(jié)構(gòu)250可包括很多其它層如覆蓋層、界面層、擴(kuò)散層、阻擋層、硬掩模層、或其組合。通過合適的工藝如沉積、光刻圖案化和蝕刻工藝形成柵極結(jié)構(gòu)250。沉積工藝包括 CVD、PVD, ALD、HDCVD、MOCVD、RPCVD, PECVD, LPCVD、ALCVD、APCVD,電鍍法、其它合適的方
法、或其組合。光刻圖案化工藝包括光阻涂布(如旋轉(zhuǎn)涂布)、軟烘、掩模對齊、暴露、曝后烘、光阻顯影、清洗、干燥(如硬烘干)、其它合適的工藝、或其組合?？蛇x地，可通過其它的方法如無掩模光刻、電子束寫入或離子束寫入實(shí)施或代替光刻暴露工藝。在又一個可選的實(shí)施例中，光刻圖案化工藝可實(shí)施納米壓印技術(shù)。蝕刻工藝包括干法蝕刻、濕法蝕刻和/或其它蝕刻方法。將間隔件(未示出)置于柵極結(jié)構(gòu)250的側(cè)壁上如沿著柵極電極。所述間隔件類似于以上關(guān)于圖2所描述的間隔件152。例如，間隔件152包括介電材料如氧化硅、氮化硅、 氮氧化硅、其它合適的材料或其組合。間隔件可包括多層結(jié)構(gòu)如包含氮化硅層和氧化硅層的多層結(jié)構(gòu)。通過合適的工藝將間隔件形成為合適的厚度。例如，可通過沉積氮化硅和氧化硅層形成間隔件，然后干法蝕刻所述層從而形成間隔件。在形成間隔件之前或之后，可進(jìn)行注入、擴(kuò)散、和/或退火工藝從而在鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中形成LDD 部件。圖9A為FinFET器件200的透視圖，圖9B為沿著圖9A中的線9B-9B所截取的 FinFET器件200的示意性橫截面視圖，圖9C為沿著圖9A中的線9C-9C所截取的FinFET器件200的示意性橫截面視圖。在圖9A-9C中，從鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域完全移除鰭片部分230。更具體地說，蝕刻工藝從鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域完全移除鰭片部分230從而暴露出鰭片部分220。蝕刻工藝為干法蝕刻工藝、濕法蝕刻工藝、其它蝕刻工藝或其組合。在實(shí)施例中，蝕刻工藝使用HBr、Cl2和O2的混合物。可選地， 可使用其它蝕刻工藝混合物從而有效地移除鰭片部分230。蝕刻工藝的射頻(RF)偏置電源可能為約30瓦(W)到約400瓦(W)?？蓪?shí)施光刻和蝕刻工藝以在FinFET器件200的各個部件(如，柵極結(jié)構(gòu)250和/或隔離部件M0)上提供保護(hù)層從而使受保護(hù)的部件不受蝕刻工藝的影響。如圖9C所示，被柵極結(jié)構(gòu)250限定的鰭片部分230保留在鰭片結(jié)構(gòu)215A和 215B的溝道中。移除的鰭片部分230形成鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中的溝道。溝道側(cè)壁可由鰭片部分220、隔離部件M0、溝道區(qū)域中的剩余鰭片部分230、和/或保護(hù)層(如果形成)限定。在所述實(shí)施例中，溝槽的深度(Cl1)從鰭片部分230的最初頂表面延伸到鰭片部分220的暴露的頂表面。如果提供了保護(hù)層，則Cl1可從保護(hù)層的頂表面延伸到鰭片部分220的暴露的頂表面。也可使用其它確定溝槽深度的方法。圖IOA為FinFET器件200的透視圖，圖IOB為沿著圖IOA中的線10B-10B所截取的FinFET器件200的示意性橫截面視圖，圖IOC為沿著圖IOA中的線10C-10C所截取的 FinFET器件200的示意性橫截面視圖。在圖IOA-圖IOC中，鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中的鰭片部分220合并在一起從而形成鰭片模板觀0。例如，可通過與以上關(guān)于圖5所述的工藝類似的工藝形成鰭片模板觀0。在所述實(shí)施例中，在源極和漏極區(qū)域的暴露鰭片部分220上外延(外延)生長半導(dǎo)體材料直到鰭片結(jié)構(gòu)215A和215B的鰭片部分220合并在一起從而形成鰭片模板觀0。外延工藝可使用CVD沉積技術(shù)(如VPE和/或 UHV-CVD)、分子束外延、和/或其它合適的工藝。外延工藝可使用氣體和/或液體前體。在所述實(shí)施例中，鰭片模板280可為通過硅外延沉積工藝形成的硅。可選地，鰭片模板280可為通過硅鍺外延沉積工藝形成的硅鍺(SiGe)。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片模板觀0的沉積增長工藝中可摻雜鰭片模板觀0。例如，可將磷摻雜到外延硅鰭片模板觀0中(以形成Si:P外延層)。 摻雜的外延層可能具有梯度摻雜分布。可實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以平坦化鰭片模板 2800雖然分別描述了鰭片模板280和鰭片部分220，應(yīng)該理解“鰭片模板”可以只指新增長的外延半導(dǎo)體材料(描述為鰭片模板觀0)或與原始鰭片組合的新增長的外延半導(dǎo)體材料 (描述為鰭片220)。與以上關(guān)于圖2-圖6描述的鰭片模板135類似，鰭片模板280可最小化沿著鰭片結(jié)構(gòu)215A和215B的寬度的應(yīng)力松弛，最大化鰭片結(jié)構(gòu)215A和215B溝道上的應(yīng)力且提高器件性能。圖IlA為FinFET器件200的透視圖，圖IlB為沿著圖IlA中的線11B-11B所截取的FinFET器件200的示意性橫截面視圖，圖IlC為沿著圖IlA中的線11C-11C所截取的 FinFET器件200的示意性橫截面視圖。在圖IlA-圖IlC中，鰭片部分285形成在鰭片模板280上，提供帶有鰭片部分觀5的鰭片結(jié)構(gòu)215A和215B。例如，將半導(dǎo)體材料外延(外延)生長在鰭片模板285上。外延工藝可使用CVD沉積技術(shù)(如VPE和/或UHV-CVD)、分子束外延、和/或其它合適的工藝。外延工藝可使用與鰭片模板觀0的組分互相反應(yīng)(換句話說，與Si鰭片模板280互相反應(yīng))的氣體和/或液體前體。在所述實(shí)施例中，鰭片模板280可為通過硅鍺外延沉積工藝形成的硅鍺(SiGe)?？捎肧ipyGey代表鰭片部分觀5的 SiGe濃度，其中y代表Ge成分的原子百分?jǐn)?shù)。在所述實(shí)施例中，y小于或等于1且大于或等于0。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片部分觀5的沉積增長工藝中可摻雜鰭片部分觀5。摻雜的外延層可能具有梯度摻雜分布?？蓪?shí)施CMP工藝以平坦化鰭片部分觀5。進(jìn)一步，在形成鰭片部分 285之前或之后，可進(jìn)行注入、擴(kuò)散、和/或退火工藝從而在鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中形成HDD部件。如圖IlA-圖IlC所示，鰭片結(jié)構(gòu)215A和215B包括鰭片部分220、鰭片部分230、 鰭片模板280和鰭片部分觀5。更具體地說，鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域包括鰭片部分220、鰭片模板280和鰭片部分觀5。鰭片結(jié)構(gòu)215A和215B的溝道包括鰭片部分220和鰭片部分230。鰭片結(jié)構(gòu)215A和215B的源極和漏極中的鰭片模板280和/或鰭片部分285可選地指FinFET器件200的受到應(yīng)力的源極和漏極部件。在所述實(shí)施例中，鰭片部分220包括Si、鰭片模板280包括Si、鰭片部分230包括SipxGex、且鰭片部分285包括Sii_yGey。鰭片部分285提供壓縮應(yīng)力給鰭片結(jié)構(gòu)215A和215B的溝道，從而提高PMOS FinFET器件200中的電洞遷移率。在所述實(shí)施例中，在PMOS FinFET器件200中y與χ相互獨(dú)立。因此，鰭片部分285可包括任何Ge濃度，而且仍然可以獲得PMOS FinFET器件所需的壓縮應(yīng)力。通過在Si鰭片部分(鰭片模板觀0)上形成鰭片部分觀5，壓縮應(yīng)力的獲得與溝道的SiGe濃度無關(guān)。例如，來自SipyGey鰭片部分285上Si鰭片模板觀0的壓縮應(yīng)力使得鰭片部分285推/壓溝道/鰭片部分230，從而提供單軸的壓力給FinFET器件200的溝道。FinFET器件200可包括可通過隨后的加工形成的額外部件。例如，硅化物部件可能形成在鰭片結(jié)構(gòu)215Α和215Β的源極和漏極區(qū)域中?？赏ㄟ^硅化工藝如自對齊硅化物 (對準(zhǔn)硅化物)工藝形成硅化物部件。將各種接觸/通孔/線和多層互連部件(如金屬層和層間介質(zhì))形成在基板110上，將這些部件配置成連接FinFET器件100的各個部件或結(jié)構(gòu)。額外的部件可能提供電連接給含有柵極結(jié)構(gòu)250的器件200。例如，多層互連包括垂直互連，如傳統(tǒng)的通孔或接觸，和水平互連如金屬線。各種互連部件可能使用各種導(dǎo)電材料包括銅、鎢和/或硅化物。在一個實(shí)施例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成與銅相關(guān)的多層互連結(jié)構(gòu)。圖12為根據(jù)本公開的各個方面制造集成電路器件的方法50的流程圖。在所述實(shí)施例中，方法50制造包括FinFET器件的集成電路器件。方法50開始于其中提供半導(dǎo)體基板的方框52。在方框M中，在半導(dǎo)體基板上形成第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)。更具體地說，第一和第二鰭片結(jié)構(gòu)的第一材料部分形成在半導(dǎo)體基板上，并且第一和第二鰭片結(jié)構(gòu)的第二材料部分形成在第一材料部分上。在方框56中，柵極結(jié)構(gòu)形成在第一和第二鰭片結(jié)構(gòu)的一部分上。柵極結(jié)構(gòu)跨過第一和第二鰭片結(jié)構(gòu)，分割第一和第二鰭片結(jié)構(gòu)的源極區(qū)域和漏極區(qū)域。溝道被限定在第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域之間。在方框58，從第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域上部分移除第二材料部分。在方框60，第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域的剩余第二材料部分結(jié)合在一起從而形成鰭片模板。在方框62， 在第一和第二鰭片結(jié)構(gòu)的源極和漏極區(qū)域中的鰭片模板上形成第三材料部分。方法50繼續(xù)到其中集成電路器件制造完成的方框64?？稍诜椒?0之前、之間和之后提供額外的步驟，而且在方法的其它實(shí)施例中可以替換或刪除一些上述步驟。圖13Α-圖13C、圖14Α-圖14C、圖15Α-圖15C和圖16Α-圖16C為提供根據(jù)圖12的方法50制造的各個階段的FinFET器件400的各種視圖(局部或全部)。FinFET器件400可被包含在微處理器、存儲器單元、和/或其它集成電路器件中。在所述實(shí)施例中， FinFET 器件 400 為 NMOS FinFET 器件。圖 13A-圖 13C、圖 14A-圖 14C、圖 15A-圖 15C 和圖 16A-圖16C的FinFET器件400在很多方面都與圖8A-圖8C、圖9A-圖9C、圖IOA-圖IOC 和圖IlA-圖IlC的FinFET器件200相似。因此為了清楚和簡明，使用相同的參考數(shù)字標(biāo)識圖 8A-圖 8C、圖 9A-圖 9C、圖 IOA-圖 10C、圖 IlA-圖 11C、圖 13A-圖 13C、圖 14A-圖 14C、 圖15A-圖15C和圖16A-圖16C中相似的部件。為了清楚從而更好地理解本公開的發(fā)明理念簡化了圖13A-圖13C、圖14A-圖14C、圖15A-圖15C和圖16A-圖16C?？梢栽贔inFET 器件400中添加額外的部件，而且在FinFET器件400的其它實(shí)施例中可以替換或刪除一些下述部件。圖13A為FinFET器件400的透視圖，圖13B為沿著圖13A中的線UB-UB所截取的FinFET器件400的示意性橫截面視圖，圖13C為沿著圖13A中的線13C-13C所截取的 FinFET器件400的示意性橫截面視圖。FinFET器件400包括基板210、含有鰭片部分220 和230的鰭片結(jié)構(gòu)215A和215B、隔離部件M0、以及柵極結(jié)構(gòu)250。鰭片結(jié)構(gòu)215A和215B 包括源極、漏極和限定在源極和漏極區(qū)域之間的溝道。圖14A為FinFET器件400的透視圖，圖14B為沿著圖14A中的線14B-14B所截取的FinFET器件400的示意性橫截面視圖，圖14C為沿著圖14A中的線14C-14C所截取的 FinFET器件400的示意性橫截面視圖。在圖14A-14C中，從鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域移除鰭片部分230。與圖9A-圖9C中的FinFET器件200相反，在所述實(shí)施例中，蝕刻工藝從鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域部分移除鰭片部分230。蝕刻工藝為干法蝕刻工藝、濕法蝕刻工藝、其它蝕刻工藝或其組合。在實(shí)例中，蝕刻工藝使用HBr、 (12和02的混合物?？蛇x地，可使用其它蝕刻工藝混合物從而部分地移除鰭片部分230。蝕刻工藝的射頻(RF)偏置電源可能為約30瓦(W)到約400瓦(W)?？蓪?shí)施光刻和蝕刻工藝以在FinFET器件400的各個部件(如，柵極結(jié)構(gòu)250和/或隔離部件M0)上提供保護(hù)層從而使受保護(hù)的部件不受蝕刻工藝的影響。如圖14C所示，被柵極結(jié)構(gòu)250限定的鰭片部分230保留在鰭片結(jié)構(gòu)215A和215B的溝道中，而且一些鰭片部分230剩余在源極和漏極區(qū)域中。移除的鰭片部分230形成鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中的溝道。溝道側(cè)壁可由剩余的鰭片部分230(在源極、漏極和溝道區(qū)域中)、隔離部件M0、和/或保護(hù)層(如果形成)限定。在所述實(shí)施例中，溝槽的深度(d2)從鰭片部分230的最初頂表面延伸到鰭片部分230的暴露的頂表面。如果提供了保護(hù)層，則d2可從保護(hù)層的頂表面延伸到鰭片部分230的暴露的頂表面。深度Cl1是指FinFET器件200的源極和漏極區(qū)域中的溝槽的深度?？紤]到Cl1和d2，F(xiàn)inFET器件200的溝槽(或凹槽)比FinFET器件400的深。如將要在以下描述的，可以控制溝槽深度從而為鰭片結(jié)構(gòu)獲得各種源極和漏極部件，使得可以為不同的FinFET器件獲得不同種類的溝道壓力。圖15A為FinFET器件400的透視圖，圖15B為沿著圖15A中的線15B-15B所截取的FinFET器件400的示意性橫截面視圖，圖15C為沿著圖15A中的線15C-15C所截取的 FinFET器件400的示意性橫截面視圖。在圖15A-圖15C中，鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中的鰭片部分230合并在一起從而形成鰭片模板四0。例如，可通過與以上關(guān)于圖IOA-圖IOC所述的工藝類似的工藝形成鰭片模板四0。在所述實(shí)施例中，在源極和漏極區(qū)域中剩余的鰭片部分230上外延(外延)生長半導(dǎo)體材料。外延生長半導(dǎo)體材料直到鰭片結(jié)構(gòu)215A和215B的鰭片部分220合并在一起從而形成鰭片模板四0。雖然分別描述了鰭片模板290和剩余在源極和漏極區(qū)域中的鰭片部分230，但是“鰭片模板”可以只指新增長的外延半導(dǎo)體材料(描述為鰭片模板四0)或與原始鰭片組合的新增長的外延半導(dǎo)體材料(描述為剩余在源極和漏極區(qū)域中的鰭片部分230)。外延工藝可使用CVD沉積技術(shù)(如 VPE和/或UHV-CVD)、分子束外延、和/或其它合適的工藝。外延工藝可使用氣體和/或液體前體。在所述實(shí)施例中，鰭片模板290包括通過硅鍺外延沉積工藝形成的硅鍺(SiGe)。 可選地，鰭片模板290可包括外延生長的硅。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片模板四0的沉積增長工藝中可摻雜鰭片模板四0。摻雜的外延層可能具有梯度摻雜分布。可實(shí)施CMP工藝以平坦化鰭片模板四0。雖然分別描述了鰭片模板280和鰭片部分220，與以上關(guān)于圖2-圖6描述的鰭片模板135類似，鰭片模板290可最小化沿著鰭片結(jié)構(gòu)215A和215B的寬度的應(yīng)力松弛， 最大化鰭片結(jié)構(gòu)215A和215B溝道上的應(yīng)力且提高器件性能。圖16A為FinFET器件400的透視圖，圖16B為沿著圖16A中的線16B-16B所截取的FinFET器件400的示意性橫截面視圖，圖16C為沿著圖16A中的線16C-16C所截取的 FinFET器件400的示意性橫截面視圖。在圖16A-圖16C中，鰭片部分295形成在鰭片模板290上，提供帶有鰭片部分四5的鰭片結(jié)構(gòu)215A和215B。例如，將半導(dǎo)體材料外延(外延)生長在鰭片模板290上。外延工藝可使用CVD沉積技術(shù)(如VPE和/或UHV-CVD)、分子束外延、和/或其它合適的工藝。外延工藝可使用氣體和/或液體前體。在所述實(shí)施例中，鰭片部分295包括外延生長的SiGe?？捎肧i1=Gez代表鰭片部分四5的SiGe濃度，其中ζ代表Ge成分的原子百分?jǐn)?shù)。在所述實(shí)施例中，ζ小于或等于1且大于或等于0?？蛇x地，鰭片部分295可包括外延生長的Si。在沉積(生長)過程中通過添加雜質(zhì)到外延工藝的原始材料中或隨后通過離子注入工藝添加雜質(zhì)到鰭片部分四5的沉積增長工藝中可摻雜鰭片部分四5。摻雜的外延層可能具有梯度摻雜分布。可實(shí)施CMP工藝以平坦化鰭片部分四5。進(jìn)一步，在形成鰭片部分295之前或之后，可進(jìn)行注入、擴(kuò)散、和/或退火工藝從而在鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域中形成HDD部件。如圖16A-16C所示，鰭片結(jié)構(gòu)215A和215B包括鰭片部分220、鰭片部分230、鰭片模板四0、和鰭片部分四5。更具體地說，鰭片結(jié)構(gòu)215A和215B的源極和漏極區(qū)域包括鰭片部分220、230、290和四5。鰭片結(jié)構(gòu)215A和215B的溝道包括鰭片部分220和230。源極和漏極區(qū)域中的鰭片部分230、290和/或295可選地指FinFET器件400的受到應(yīng)力的源極和漏極部件。在所述實(shí)施例中，鰭片部分220包括Si，鰭片部分230和290包括SihGex, 以及鰭片部分295包括SihGez，其中ζ小于χ。鰭片部分230、290和295提供拉伸應(yīng)力給鰭片結(jié)構(gòu)215Α和215Β的溝道，從而提供NMOSFinFET器件400的溝道中的電子遷移率。FinFET器件400可包括通過隨后的工藝形成的額外部件。例如，硅化物部件可能形成在鰭片結(jié)構(gòu)215Α和215Β的源極和漏極區(qū)域中，尤其是形成在鰭片部分295上?？赏ㄟ^硅化工藝如自對齊硅化物(對準(zhǔn)硅化物)工藝形成硅化物部件。將各種接觸/通孔/線和多層互連部件(如金屬層和層間介質(zhì))形成在基板210上，將這些部件配置成連接FinFET 器件400的各個部件或結(jié)構(gòu)。額外的部件可能提供電連接給含有柵極結(jié)構(gòu)250的器件400。 例如，多層互連包括垂直互連，如傳統(tǒng)的通孔或接觸，和水平互連如金屬線。各種互連部件可能使用各種導(dǎo)電材料包括銅、鎢和/或硅化物。在一個實(shí)施例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成與銅相關(guān)的多層互連結(jié)構(gòu)。因此，本公開提供了可對其溝道顯示出最大應(yīng)力的集成電路器件，以及制造帶有最大應(yīng)力的集成電路器件的方法。通過將鰭片模板合并到集成電路器件中可獲得最大應(yīng)力。應(yīng)該理解不同的實(shí)施例可能具有不同的優(yōu)點(diǎn)，而且沒有哪個優(yōu)點(diǎn)是一定被任何實(shí)施例需要的。也應(yīng)該注意到可使用上述方法10、30、50在單個的集成電路器件中制造FinFET器件 100,PMOSFinFET 器件 200 和 / 或 NMOS FinFET 器件 400。參考 FinFET 器件 200 和 400， 通過控制外延源極和漏極部件的源極和漏極溝槽深度(例如Cl1和d2)，可以為PMOS和NMOS FinFET器件獲得和優(yōu)化應(yīng)力。例如，如上所述，從FinFET器件200中的鰭片結(jié)構(gòu)215A和 215B的源極和漏極區(qū)域完全移除鰭片部分230，而從FinFET器件400中的鰭片結(jié)構(gòu)215A 和215B的源極和漏極區(qū)域部分移除鰭片部分230。這為形成鰭片模板提供了不同的起始基板，使得可以獲得不同類型的應(yīng)力。因此，可以調(diào)整溝槽深度以獨(dú)立地優(yōu)化集成電路器件中每個FinFET器件的性能。進(jìn)一步，PMOS和NMOSFinFET器件中的鰭片模板可以最小化沿著鰭片結(jié)構(gòu)寬度的應(yīng)力松弛。本公開提供了很多不同的實(shí)施例。例如，本公開提供了制造集成電路器件的方法。 在實(shí)施例中，方法包括提供半導(dǎo)體基板；在半導(dǎo)體基板上形成多個鰭片，通過隔離結(jié)構(gòu)使鰭片互相隔離；在每個鰭片的一部分上形成柵極結(jié)構(gòu)，使得柵極結(jié)構(gòu)跨過多個鰭片；在鰭片的暴露部分上形成鰭片模板；和在鰭片模板上外延(外延)生長半導(dǎo)體材料。形成鰭片模板可包括在每個鰭片的暴露部分上外延生長其它半導(dǎo)體材料，使得鰭片合并在一起。方法還可包括在形成鰭片模板之前回蝕刻隔離結(jié)構(gòu)。方法還包括在柵極結(jié)構(gòu)的側(cè)壁上形成間隔件。隔離結(jié)構(gòu)的回蝕刻可能使用選擇性蝕刻隔離結(jié)構(gòu)的蝕刻工藝。在實(shí)例中，在鰭片的暴露部分上外延生長半導(dǎo)體材料包括外延生長硅，而且在鰭片模板上外延生長半導(dǎo)體材料包括外延生長硅鍺。方法還包括在鰭片模板上外延生長半導(dǎo)體材料之前回蝕刻鰭片模板。在實(shí)例中， 柵極結(jié)構(gòu)分離每個鰭片的源極區(qū)域和漏極區(qū)域，其中溝道被限定在每個鰭片的源極和漏極之間?；匚g刻鰭片模板可能包括暴露每個鰭片的溝道的一部分。在實(shí)例中，形成多個鰭片包括形成具有第一材料部分和第二材料部分的鰭片，每個鰭片包括被柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，其中每個鰭片的源極和漏極區(qū)域限定處于其中間的溝道。方法可能包括在形成鰭片模板之前從鰭片的源極和漏極區(qū)域完全移除第二材料部分和/或在形成鰭片模板之前從鰭片的漏極和源極區(qū)域部分移除第二材料部分。在另一個實(shí)施例中，方法包括提供半導(dǎo)體基板；在半導(dǎo)體基板上形成第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)；在第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的一部分上形成柵極結(jié)構(gòu)，使得柵極結(jié)構(gòu)跨過第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)；在第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的暴露部分上外延生長第一半導(dǎo)體材料，使得第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的暴露部分合并在一起；和在第一半導(dǎo)體材料上外延生長第二半導(dǎo)體材料。方法還包括在第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)之間形成隔離結(jié)構(gòu)，使得第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)互相隔離，和在外延生長第一半導(dǎo)體材料之前回蝕刻隔離結(jié)構(gòu)。方法還包括在外延生長第二半導(dǎo)體材料之前回蝕刻第一半導(dǎo)體材料。在實(shí)例中，外延生長第一半導(dǎo)體包括外延生長硅，以及外延生長第二半導(dǎo)體材料包括外延生長硅鍺。方法可能包括在外延生長第一半導(dǎo)體材料之前移除第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的一部分。在實(shí)例中，第一鰭片和第二鰭片包括第一材料部分和第二材料部分，第一鰭片和第二鰭片的每一個都具有被柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，而且每個鰭片的源極和漏極區(qū)域限定其之間溝道。在這個實(shí)例中，移除第一鰭片和第二鰭片的部分可能包括從第一鰭片和第二鰭片的源極和漏極區(qū)域完全移除第二材料部分和/或從第一鰭片和第二鰭片的源極和漏極區(qū)域部分移除第二材料部分。通過本文中所述的方法形成集成電路器件。在實(shí)施例中，集成電路器件包括半導(dǎo)體基板；置于半導(dǎo)體基板上的第一鰭片和第二鰭片；置于第一鰭片和第二鰭片之間的隔離結(jié)構(gòu)，使得第一鰭片和第二鰭片互相隔離；置于一部分第一鰭片和第二鰭片上的柵極結(jié)構(gòu)， 柵極結(jié)構(gòu)跨過第一鰭片和第二鰭片，從而分離第一鰭片和第二鰭片的源極和漏極區(qū)域；置于第一鰭片和第二鰭片的另一部分上的第一外延半導(dǎo)體層；和置于第一外延半導(dǎo)體層上的第二外延半導(dǎo)體層，其中第一鰭片和第二鰭片的源極和漏極區(qū)域包括一部分第一外延半導(dǎo)體層和第二外延半導(dǎo)體層。每個第一鰭片和第二鰭片的源極和漏極區(qū)域限定其之間的溝道。溝道可與第一外延半導(dǎo)體層和第二外延半導(dǎo)體層接觸。在實(shí)例中，第一鰭片和第二鰭片包括硅，第一外延半導(dǎo)體層包括硅，且第二外延半導(dǎo)體層包括硅鍺。上面論述了若干實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種方法，包括 提供半導(dǎo)體基板；在所述半導(dǎo)體基板上形成多個鰭片，通過隔離結(jié)構(gòu)使所述鰭片互相隔離； 在每個鰭片的一部分上形成柵極結(jié)構(gòu)，使得所述柵極結(jié)構(gòu)跨過多個鰭片； 在所述鰭片的暴露部分上形成鰭片模板；以及在所述鰭片模板上外延(印i)生長半導(dǎo)體材料。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成所述鰭片模板包括在每個所述鰭片的暴露部分上外延生長其它半導(dǎo)體材料，使得鰭片合并在一起。
3.根據(jù)權(quán)利要求2所述的方法，還包括在形成所述鰭片模板之前回蝕刻所述隔離結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的方法，還包括 在所述柵極結(jié)構(gòu)的側(cè)壁上形成間隔件；以及其中回蝕刻所述隔離結(jié)構(gòu)包括使用選擇性蝕刻所述隔離結(jié)構(gòu)的蝕刻工藝。
5.根據(jù)權(quán)利要求2所述的方法，其中在所述鰭片的暴露部分上外延生長所述半導(dǎo)體材料包括外延生長硅；以及在所述鰭片模板上外延生長所述半導(dǎo)體材料包括外延生長硅鍺。
6.根據(jù)權(quán)利要求1所述的方法，還包括在所述鰭片模板上外延生長所述半導(dǎo)體材料之前回蝕刻所述鰭片模板。
7.根據(jù)權(quán)利要求6所述的方法，其中所述柵極結(jié)構(gòu)分離每個所述鰭片的源極區(qū)域和漏極區(qū)域，每個鰭片的所述源極區(qū)域和所述漏極區(qū)域限定位于其間的溝道；以及回蝕刻所述鰭片模板包括暴露每個鰭片的溝道的一部分。
8.根據(jù)權(quán)利要求1所述的方法，其中形成所述多個鰭片包括形成具有第一材料部分和第二材料部分的鰭片，每個所述鰭片包括被所述柵極結(jié)構(gòu)分離的源極區(qū)域和漏極區(qū)域，每個鰭片的所述源極區(qū)域和所述漏極區(qū)域限定其間的溝道。
9.一種方法，包括 提供半導(dǎo)體基板；形成位于所述半導(dǎo)體基板上的第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)； 形成位于所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的一部分上的柵極結(jié)構(gòu)，使得所述柵極結(jié)構(gòu)跨過所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)；在所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的暴露部分上外延生長第一半導(dǎo)體材料，使得所述第一鰭片結(jié)構(gòu)和所述第二鰭片結(jié)構(gòu)的暴露部分合并在一起；以及在所述第一半導(dǎo)體材料上外延生長第二半導(dǎo)體材料。
10.一種集成電路器件，包括 半導(dǎo)體基板；置于所述半導(dǎo)體基板上的第一鰭片和第二鰭片；置于所述第一鰭片和所述第二鰭片之間的隔離結(jié)構(gòu)，使得所述第一鰭片和所述第二鰭片互相隔離；置于所述第一鰭片和所述第二鰭片的一部分上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)跨過所述第一鰭片和所述第二鰭片，從而分離所述第一鰭片和所述第二鰭片的源極區(qū)域和漏極區(qū)域； 置于所述第一鰭片和所述第二鰭片的另一部分上的第一外延半導(dǎo)體層；以及置于所述第一外延半導(dǎo)體層上的第二外延半導(dǎo)體層，其中所述第一鰭片和所述第二鰭片的所述源極區(qū)域和所述漏極區(qū)域包括所述第一外延半導(dǎo)體層和所述第二外延半導(dǎo)體層的一部分。
全文摘要
公開了一種FinFET器件以及制造FinFET器件的方法。示例性方法包括提供半導(dǎo)體基板；在半導(dǎo)體基板上形成第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)；在第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的一部分上形成柵極結(jié)構(gòu)，使得柵極結(jié)構(gòu)跨過第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)；在第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的暴露部分上外延地生長第一半導(dǎo)體材料，使得第一鰭片結(jié)構(gòu)和第二鰭片結(jié)構(gòu)的暴露部分合并在一起；和在第一半導(dǎo)體材料上外延地生長第二半導(dǎo)體材料。
文檔編號H01L21/8234GK102468235SQ201110324338
公開日2012年5月23日 申請日期2011年10月19日 優(yōu)先權(quán)日2010年11月2日
發(fā)明者張志豪, 許俊豪 申請人:臺灣積體電路制造股份有限公司