專利名稱：Soi/cmos集成電路電源與地之間的esd保護結構的制作方法
技術領域：
本發(fā)明涉及一種ESD保護結構，尤其是一種S0I/CM0S集成電路電源與地之間的 ESD保護結構，屬于集成電路上ESD保護的技術領域。
背景技術：
S0I/CM0S集成電路中元件的全介質(zhì)隔離徹底消除了體硅電路的閂鎖效應，同時具有寄生電容小、速度高、集成度高、工作溫度范圍廣、抗輻照能力強等優(yōu)勢，使其在空間輻射環(huán)境電子系統(tǒng)、強輻射環(huán)境戰(zhàn)略武器的大規(guī)模集成電路中得到重點應用。但是，靜電放電 (ESD, Electrostatic discharge)是影響S0I/CM0S集成電路可靠性的一個主要因素。由于制備S0I/CM0S集成電路的材料、工藝與體硅電路不同，SOI(Silicon-on-hsulator)材料的硅膜很薄，SOI器件埋氧層的低熱導率(比硅小兩個數(shù)量級)影響了保護器件的散熱， 使其對積蓄的ESD能量的耗散能力非常之低，僅為體硅電路的1%。因此，基于S0I/CM0S工藝技術加工的集成電路的靜電保護電路設計相比體硅電路更難于實現(xiàn)，這是S0I/CM0S電路ESD水平難以提高的重要原因。在已有技術中，在電源與地之間采用SOI 二極管連接，利用SOI 二極管在ESD應力條件下的反向偏置導通提供靜電電流的泄放通路，從而起到SOI中MOS管的源端和漏端結不被ESD應力損傷的作用。但在現(xiàn)實應用中，SOI 二極管的反向擊穿電壓(Vb)接近甚至高于SOI器件的結擊穿電壓，往往會發(fā)生電路內(nèi)部的SOI器件在ESD的應力條件下已發(fā)生結擊穿，SOI 二極管由于反向擊穿電壓過高尚未開始工作，最終導致電路按照芯片靜態(tài)電流從 μ A量級猛增至幾十mA量級，內(nèi)部被ESD損傷，功能失效，但端口正常的失效模式未發(fā)生失效。所以需要對現(xiàn)有技術進行調(diào)整。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術中存在的不足，提供一種S0I/CM0S集成電路電源與地之間的ESD保護結構，其結構緊湊，工藝制備簡單，提高了 ESD保護能力，適用性廣，安
全可靠。按照本發(fā)明提供的技術方案，所述S0I/CM0S集成電路電源與地之間的ESD保護結構，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上設置有源區(qū)，所述有源區(qū)的外圈設有隔離區(qū)；所述有源區(qū)包括第一導電類型擴散區(qū)，所述第一導電類型擴散區(qū)的外圈設有第一導電類型襯底，所述第一導電類型襯底的外圈設有第二導電類型擴散區(qū)；所述第一導電類型襯底的上方設有柵氧化層，所述柵氧化層上設有多晶硅柵，所述多晶硅柵呈環(huán)形。所述第二導電類型擴散區(qū)外圈的隔離區(qū)為二氧化硅。所述多晶硅柵的周長大于 2500微米。所述SOI基板還包括位于硅膜下方的埋氧層及位于所述埋氧層下方的襯底。所述多晶硅柵與第一導電類型擴散區(qū)等電位連接。所述第一導電類型擴散區(qū)內(nèi)設有第一有源區(qū)接觸孔，所述第一有源區(qū)接觸孔內(nèi)設有用于第一導電類型擴散區(qū)電連接的第一金屬連線。所述第二導電類型擴散區(qū)內(nèi)設有第二有源區(qū)接觸孔，所述第二有源區(qū)接觸孔內(nèi)設有用于第二導電類型擴散區(qū)電連接的第二金屬連線。本發(fā)明的優(yōu)點結構簡單、工藝步驟與傳統(tǒng)SOI工藝兼容，容易實現(xiàn)，使用了經(jīng)過工藝和版圖優(yōu)化的N-型柵控二極管結構，可以提高S0I/CM0S集成電路電源與地之間的ESD 耐受水平，使用后可以將S0I/CM0S集成電路電源與地之間的ESD耐受水平提高至HBM模型 2000伏或以上水平，而沒有使用本ESD保護結構的S0I/CM0S集成電路電源與地之間的ESD 耐受水平僅僅在HBM模型500伏左右。


圖1為本發(fā)明平面版圖的結構示意圖。圖2為本發(fā)明縱向結構示意圖。圖3為本發(fā)明二極管反向擊穿時電學特性示意圖。圖4為未使用本發(fā)明保護結構時二極管反向擊穿時電學特性示意圖。圖5為本發(fā)明在S0I/CM0S電路中使用狀態(tài)的原理圖。附圖標記說明1-多晶硅柵、2-第一導電類型擴散區(qū)、3-第二導電類型擴散區(qū)、 4-隔離區(qū)、5-第二有源區(qū)接觸孔、6-調(diào)整窗口、7-第一有源區(qū)接觸孔、8-襯底、9-埋氧層及 10-第一導電類型襯底。
具體實施例方式下面結合具體附圖和實施例對本發(fā)明作進一步說明。如圖1和圖2所示所述ESD保護結構包括SOI基板，所述SOI基板包括襯底8， 所述襯底8上設有埋氧層9，所述埋氧層9上設有硅膜。所述硅膜上用于形成ESD結構的有源區(qū)，所述有源區(qū)的外圈設置隔離區(qū)4，所述隔離區(qū)4為二氧化硅。所述有源區(qū)包括第一導電類型擴散區(qū)2，所述第一導電類型擴散區(qū)2的外圈設有第一導電類型襯底10，所述第一導電類型襯底10的外圈設有第二導電類型擴散區(qū)3，所述第二導電類型擴散區(qū)3與第一導電類型襯底10間形成PN結結構。本發(fā)明圖1和圖2中，第一導電類型均為N型，第二導電類型為P型，因此，第一導電類型擴散區(qū)2為N+擴散區(qū)，第一導電類型襯底10為N-襯底， 第二導電類型擴散區(qū)3為P+擴散區(qū)；當然，第一導電類型也可以為P型，第二導電類型為N 型。在第一導電類型襯底10的上方設有多晶硅柵1，所述多晶硅柵1下方與硅膜間設置柵氧化層。所述多晶硅柵1呈環(huán)形，從而第一導電類型擴散區(qū)2位于多晶硅柵1環(huán)形包括的區(qū)域內(nèi)，第二導電類型擴散區(qū)3位于多晶硅柵1環(huán)形包括的區(qū)域外，第一導電類型擴散區(qū)2 及第二導電類型擴散區(qū)3均通過注入相應的導電類型離子。第一導電類型擴散區(qū)2內(nèi)設有第一有源區(qū)接觸孔7，所述第一有源區(qū)接觸孔7內(nèi)設有用于第一導電類型擴散區(qū)2電連接的第一金屬連線。第二導電類型擴散區(qū)3內(nèi)設有第二有源區(qū)接觸孔5，所述第二有源區(qū)接觸孔 5內(nèi)設有用于第二導電類型擴散區(qū)3電連接的第二金屬連線。調(diào)整窗口 6用于在形成多晶硅柵1之前，對多晶硅柵1下方的第一導電類型襯底10進行濃度調(diào)節(jié)，以提高電路電源與地之間的ESD保護能力。多晶硅柵1呈環(huán)形結構，多晶硅柵1的周長大于2500微米。將第二導電類型擴散區(qū)3電連接，并與地電平VSS相連，將多晶硅柵1與第一導電類型擴散區(qū)2等電位連接，連接高電平VDD，最終形成電源與地之間的ESD保護結構N-型柵
控二極管。本發(fā)明的形成過程如下首先，在襯底8上形成埋氧層9，埋氧層9上為SOI器件形成區(qū)域，即有源區(qū)。埋氧層9上中間為N+擴散區(qū)2。區(qū)域10為器件N-襯底，P+擴散區(qū) 3和N-襯底10間形成了 PN結。為了降低二極管的擊穿電壓，在形成區(qū)域7之前，通過工藝手段及新增的一個工藝步驟對N-襯底10進行襯底濃度調(diào)節(jié)。將區(qū)域8相連，連接地電平VSS，將區(qū)域7、區(qū)域9相連，連接電源高電平VDD，最終形成電源與地之間的ESD保護結構 N-型柵控二極管。圖3為使用本發(fā)明形成的柵控二極管反向擊穿時的電學特性，通過工藝手段優(yōu)化后，其擊穿電壓(Vb)約為9伏，熱擊穿電流(It2)約為3. 2安培，器件泄漏電流(Ileakage)為納安量級，反向擊穿工作時內(nèi)阻(R。n)約為4. 5歐姆。由于其反向擊穿電壓較低，內(nèi)阻很小， 使電源與地之間的超大靜電放電電流很快得到泄放，從而提高S0I/CM0S集成電路電源與地之間的ESD耐受水平，使其達到HBM模型2000伏或以上水平。圖4為未使用本發(fā)明形成的柵控二極管反向擊穿時的電學特性，其擊穿電壓(Vb) 約為13伏，熱擊穿電流(It2)約為2. 2安培，器件泄漏電流(Ileakage)為納安量級，反向擊穿工作時內(nèi)阻(R。n)約為50歐姆。與經(jīng)過工藝手段優(yōu)化后的二極管特性相比，其反向擊穿電壓點過高，內(nèi)阻過大，可能會造成電路的SOI器件在ESD的應力條件下已發(fā)生結擊穿，而SOI 保護器件即二極管由于反向擊穿電壓過高尚未開始工作，最終導致電路按照靜態(tài)電流從微安量級猛增至幾十毫安量級，內(nèi)部被超大靜電放電電流損傷，功能失效，但端口仍正常的失效模式發(fā)生失效。采用這種特性的柵控二極管，S0I/CM0S集成電路電源與地之間的ESD耐受水平容易在HBM模型500伏左右甚至以下水平。圖5為本發(fā)明發(fā)明在S0I/CM0S電路中的應用示意圖。在輸入端口，輸入壓焊點與驅動器的輸入端相連，驅動器的輸入端對應于與輸入壓焊點相連的一端分別通過ESD保護結構域VDD壓焊點、VSS壓焊點相連，形成輸入端保護結構。驅動器的輸出端與電源-地 ESD保護結構相連，所述電源-地ESD保護結構具有內(nèi)部電路，所述內(nèi)部電路并聯(lián)有若干本發(fā)明形成的柵控二極管，所述柵控二極管的第二導電類型擴散區(qū)3與VSS壓焊點相連，柵控二極管的多晶硅柵1及第一導電類型擴散區(qū)2與VDD壓焊點相連。內(nèi)部電路的輸出端與輸出端口的前級驅動器相連，所述前級驅動器的電源端分別與VDD壓焊點、VSS壓焊點相連。 前級驅動器的輸出端與PMOS管的柵極端、NMOS管的柵極端相連，PMOS管的源極端與VDD壓焊點相連，NMOS管的源極端與VSS壓焊點相連，PMOS管的漏極端與NMOS管的漏極端相連， 并與輸出壓焊點相連；PMOS管的漏極端及NMOS管的漏極端通過相應ESD保護結構分別與 VDD壓焊點、VSS壓焊點相連。輸入信號由輸入壓焊點，經(jīng)過輸入端口 ESD保護結構，連接至輸入驅動器。在芯片的內(nèi)部電源與地間形成的電源網(wǎng)絡內(nèi)部，在內(nèi)部電路空余位置放置多組并聯(lián)的本發(fā)明形成的保護結構，進一步減少內(nèi)阻，增加二極管周長，起到有效保護內(nèi)部電路的作用。在輸出端口，內(nèi)部信號經(jīng)過前級驅動器，經(jīng)過輸出結構輸出至輸出壓焊點。在此輸出結構和輸出壓焊點之間，也設置了輸出端口 ESD保護結構。如圖1 圖5所示工作時，當本發(fā)明形成ESD保護結構的多晶硅柵1及第一導電類型擴散區(qū)2加至VDD引腳上時，利用優(yōu)化后得到的反向擊穿電壓低于結擊穿電壓的N-型柵控二極管，使其迅速進入反向擊穿工作區(qū)，使瞬間超大靜電放電電流從它自身流過，從VSS引腳泄放出芯片。由于結構提供了大于2500微米的多晶硅柵1周長和很低的導通電阻，避免了 ESD應力對內(nèi)部小尺寸器件漏端結的沖擊，從而避免了 ESD應力對內(nèi)部芯片的損傷，提高了電路電源與地之間的ESD耐受水平。 本發(fā)明與現(xiàn)有技術相比的優(yōu)點結構簡單、工藝步驟與傳統(tǒng)SOI工藝兼容，容易實現(xiàn)，使用了經(jīng)過工藝和版圖優(yōu)化的N-型柵控二極管結構，可以提高S0I/CM0S集成電路電源與地之間的ESD耐受水平，使用后可以將S0I/CM0S集成電路電源與地之間的ESD耐受水平提高至HBM模型2000伏或以上水平，而沒有使用本ESD保護結構的S0I/CM0S集成電路電源與地之間的ESD耐受水平僅僅在HBM模型500伏左右。
權利要求
1.一種S0I/CM0S集成電路電源與地之間的ESD保護結構，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上設置有源區(qū)，所述有源區(qū)的外圈設有隔離區(qū)(4)；其特征是所述有源區(qū)包括第一導電類型擴散區(qū)(2)，所述第一導電類型擴散區(qū)(2)的外圈設有第一導電類型襯底(10)，所述第一導電類型襯底(10)的外圈設有第二導電類型擴散區(qū)(3)；所述第一導電類型襯底(10)的上方設有柵氧化層，所述柵氧化層上設有多晶硅柵(1 )，所述多晶硅柵(1)呈環(huán)形。
2.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述第二導電類型擴散區(qū)(3)外圈的隔離區(qū)(4)為二氧化硅。
3.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述多晶硅柵(1)的周長大于2500微米。
4.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述SOI基板還包括位于硅膜下方的埋氧層(9)及位于所述埋氧層(9)下方的襯底 (8)。
5.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述多晶硅柵(1)與第一導電類型擴散區(qū)(9)等電位連接。
6.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述第一導電類型擴散區(qū)(2)內(nèi)設有第一有源區(qū)接觸孔(7)，所述第一有源區(qū)接觸孔 (7)內(nèi)設有用于第一導電類型擴散區(qū)(2)電連接的第一金屬連線。
7.根據(jù)權利要求1所述的S0I/CM0S集成電路電源與地之間的ESD保護結構，其特征是所述第二導電類型擴散區(qū)(3)內(nèi)設有第二有源區(qū)接觸孔(5)，所述第二有源區(qū)接觸孔 (5)內(nèi)設有用于第二導電類型擴散區(qū)(3)電連接的第二金屬連線。
全文摘要
本發(fā)明涉及一種SOI/CMOS集成電路電源與地之間的ESD保護結構，其包括SOI基板，所述SOI基板包括硅膜；所述硅膜上設置有源區(qū)，所述有源區(qū)的外圈設有隔離區(qū)；所述有源區(qū)包括第一導電類型擴散區(qū)，所述第一導電類型擴散區(qū)的外圈設有第一導電類型襯底，所述第一導電類型襯底的外圈設有第二導電類型擴散區(qū)；所述第一導電類型襯底的上方設有柵氧化層，所述柵氧化層上設有多晶硅柵，所述多晶硅柵呈環(huán)形。本發(fā)明結構簡單、工藝步驟與傳統(tǒng)SOI工藝兼容，容易實現(xiàn)，使用了經(jīng)過工藝和版圖優(yōu)化的N-型柵控二極管結構，可以提高SOI/CMOS集成電路電源與地之間的ESD耐受水平。
文檔編號H01L27/02GK102364687SQ20111034358
公開日2012年2月29日 申請日期2011年11月3日 優(yōu)先權日2011年11月3日
發(fā)明者周昕杰, 周毅, 羅靜, 胡永強, 薛忠杰 申請人:中國電子科技集團公司第五十八研究所