專利名稱：具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種場效晶體管的結(jié)構(gòu)及制作方法，特別是涉及一種具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)及其制作方法。
背景技術(shù)：
隨著場效晶體管(field effect transistors, FETs)元件尺寸持續(xù)地縮小,現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件,例如鰭狀場效晶體管(fin field effecttransistor, Fin FET)元件取代平面晶體管元件已成為目前的主流發(fā)展趨趨勢。由于鰭狀場效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進一步增加?xùn)艠O對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的由源極引發(fā)的能帶降低(draininduced barrier lowering,DIBL)效應(yīng)，并可以抑制短通道效應(yīng)(short channel effect,SCE)。且由于鰭狀場效晶體管元件在同樣的柵極長度下，具有更寬的通道寬度，因而可獲得加倍的漏極驅(qū)動電流。甚至，晶體管元件的臨界電壓(threshold voltage)也可通過調(diào)整柵極的功函數(shù)而被加以調(diào)控。在現(xiàn)有的鰭狀場效晶體管元件的制作工藝中，在鰭狀結(jié)構(gòu)形成之后，通常會再施行一抗貫穿(ant1-punch)離子注入制作工藝，以防止源/漏極間或?qū)椎呢灤┬?yīng)(punch-through effect)的產(chǎn)生。然而,對于頂面被圖案化掩模層覆蓋的鰭狀結(jié)構(gòu)而言，由于鰭狀結(jié)構(gòu)的側(cè)壁并未被遮蔽，因此在抗貫穿離子注入制作工藝中，摻質(zhì)不僅會被植入于源/漏極的下方，同時也會被植入于鰭狀結(jié)構(gòu)側(cè)面的載流子通道區(qū)域，造成載流子通道區(qū)域的摻質(zhì)濃度產(chǎn)生無法控制的變異，此變異會影響鰭狀場效晶體管元件的電性表現(xiàn)，使得制作工藝良率大幅降低。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)及其制作方法，以避免通道區(qū)域的摻質(zhì)濃度產(chǎn)生無法控制的變異。為達到上述目的，根據(jù)本發(fā)明的一實施例，提供一種具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，包含提供一基底、形成一第一導(dǎo)電型的離子阱于基底內(nèi)，且第一導(dǎo)電型的離子阱具有一第一摻質(zhì)濃度、形成至少一鰭狀結(jié)構(gòu)，設(shè)置于基底上、進行至少一第一離子注入制作工藝，以形成一位于基底的第一導(dǎo)電型的抗貫穿(ant1-punch)離子注入?yún)^(qū)，其中抗貫穿離子注入?yún)^(qū)具有一第三摻質(zhì)濃度，且第三摻質(zhì)濃度大于該第一摻質(zhì)濃度、在第一離子注入制作工藝之后，形成至少一通道層沿著鰭狀結(jié)構(gòu)的至少一表面設(shè)置、形成一柵極，覆蓋住部分的鰭狀結(jié)構(gòu)、以及形成一源極以及一漏極，設(shè)置于柵極的兩側(cè)的鰭狀結(jié)構(gòu)中。根據(jù)本發(fā)明的另一實施例，提供一種具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)，包含有一基底、一第一導(dǎo)電型離子阱，設(shè)置于基底中，其中該第一導(dǎo)電型離子阱具有一第一摻質(zhì)濃度、至少一鰭狀結(jié)構(gòu)，設(shè)置于基底上、至少一通道層，沿著鰭狀結(jié)構(gòu)的至少一表面設(shè)置，其中通道層具有一第二摻雜濃度，第二摻雜濃度的最高濃度小于第一摻質(zhì)濃度、至少一第一導(dǎo)
電型的抗貫穿離子注入?yún)^(qū)，設(shè)置于基底以及通道層之間，其中抗貫穿離子注入?yún)^(qū)具有一第
三摻質(zhì)濃度，且第三摻質(zhì)濃度大于第一摻質(zhì)濃度、一柵極，覆蓋住部分的鰭狀結(jié)構(gòu)、以及一
源極以及一漏極，設(shè)置于柵極兩側(cè)的鰭狀結(jié)構(gòu)中，其中源極以及漏極具有一第二導(dǎo)電型。


圖1為具有鰭狀結(jié)構(gòu)的場效晶體管的制備流程圖；圖2至圖12繪示的是根據(jù)本發(fā)明較佳實施例的形成一種具有鰭狀結(jié)構(gòu)的場效晶
體管的制造方法示意圖。主要元件符號說明
Ia 形成鰭狀結(jié)構(gòu)Ib 形成絕緣層
Ic 平坦化制作工藝Id 回蝕刻制作工藝
Ie 移除圖案化硬掩模2第一離子注入制作工藝
2a、2b第一離子注入制作工藝2c、2d第一離子注入制作工藝
2e、2f第一離子注入制作工藝3形成通道層
3a形成通道層3b形成通道層
9離子阱10半導(dǎo)體基底
11鰭狀結(jié)構(gòu)12頂面
13淺溝槽15圖案化掩模層
16氧化層17圖案化應(yīng)力緩沖層
18圖案化光致抗蝕劑層19圖案化硬掩模層
21抗貫穿離子注入?yún)^(qū)23半導(dǎo)體層
23a圖案化半導(dǎo)體層25圖案化應(yīng)力緩沖層
27圖案化硬掩模層28柵極結(jié)構(gòu)
29第二圖案化掩模層31絕緣層
32溝槽33淺溝槽絕緣結(jié)構(gòu)
34側(cè)面35通道層
36突出部37介電層
39柵極材料層46圖案化蓋層
47間隙壁
具體實施方式
為使熟悉本發(fā)明所屬技術(shù)領(lǐng)域的一般技術(shù)者能更進一步了解本發(fā)明，下文特列舉本發(fā)明的較佳實施例，并配合所附附圖，詳細(xì)說明本發(fā)明的構(gòu)成內(nèi)容及所欲達成的功效。圖1是根據(jù)本發(fā)明不同實施態(tài)樣的具有鰭狀結(jié)構(gòu)的場效晶體管的制備流程圖。其制備流程依序為:形成鰭狀結(jié)構(gòu)la、形成絕緣層lb、實施平坦化制作工藝lc、實施回蝕刻制作工藝Id以及移除圖案化硬掩模le。此外，本發(fā)明另包含形成抗貫穿(ant1-punch)離子注入?yún)^(qū)的第一離子注入制作工藝2以及形成通道層3的制作工藝。在此需注意的是，本發(fā)明的技術(shù)特征在于形成通道層3的時點必定遲于施行第一離子注入2的時點。舉例而言，當(dāng)施行第一離子注入制作工藝的時點如第一離子注入制作工藝2a、2b、2c、2d、2e、2f所示時，形成通道層的時點較佳在形成通道層3b所示處。然而當(dāng)施行第一離子注入制作工藝的時點如第一離子注入制作工藝2a、2b所示時，形成通道層的時點較佳另可在形成通道層3b所示處。為使上述的制備流程更容易被理解，以下就不同的實施態(tài)樣加以詳細(xì)陳述:第一實施態(tài)樣:請參考圖1至圖8，其中，圖2至圖8為本發(fā)明一較佳實施例的形成一鰭狀結(jié)構(gòu)的示意圖。在第一實施態(tài)樣中，施行第一離子注入制作工藝2的時點在形成鰭狀結(jié)構(gòu)Ia之前。如圖2所示，首先提供一覆蓋有一圖案化光致抗蝕劑層18的半導(dǎo)體基底10，其中，圖案化光致抗蝕劑層18用以定義離子阱9以及抗貫穿離子注入?yún)^(qū)21的位置，亦即，離子阱9以及抗貫穿離子注入?yún)^(qū)21的制作工藝可共用同一道光掩模制作工藝。然而，根據(jù)其他實施例，離子阱9以及抗貫穿離子注入?yún)^(qū)21也可通過不同道光掩模分別制得。接著，在半導(dǎo)體基底10內(nèi)形成一第一導(dǎo)電型(例如P型)的離子阱9，此離子阱9具有一濃度介于IO12-1O13原子/平方厘米(atoms/cm2)的第一摻質(zhì)濃度。此外，在半導(dǎo)體基底10內(nèi)另可存在有一第二導(dǎo)電型(例如N型)的離子阱(圖未示)，使得上述的離子阱分別對應(yīng)至N型金氧半導(dǎo)體晶體管(NMOS)區(qū)(圖未示)以及P型金氧半導(dǎo)體晶體管(PMOS)區(qū)(圖未示)。半導(dǎo)體基底10可包含一塊娃(bulk silicon)基底或絕緣層上覆娃(silicon-on-1nsulator, SOI)基底，其中絕緣層上覆娃(silicon-on-1nsulator, SOI)基底可提供較好的散熱與接地效果，及有助于降低成本與抑制雜訊。接著，在圖案化光致抗蝕劑層18的覆蓋下，繼以進行一第一離子注入制作工藝2，以于離子阱9內(nèi)形成至少一具有第一導(dǎo)電型的抗貫穿離子注入?yún)^(qū)21，其中抗貫穿離子注入?yún)^(qū)21具有一第三摻質(zhì)濃度，且第三摻質(zhì)濃度高于離子阱9的第一摻質(zhì)濃度。在此需注意的是，第一離子注入制作工藝可包含多道離子注入制作工藝。此外，根據(jù)本實施例，于半導(dǎo)體基底10表面另包含有一氧化層16，以防止高能離子直接撞擊半導(dǎo)體基底10表面而產(chǎn)生缺陷。接著，如圖3所示，去除圖案化光致抗蝕劑層18以及氧化層16，以暴露出半導(dǎo)體基底10的表面。繼以選擇性地進行一外延成長(epitaxial growth)制作工藝,于半導(dǎo)體基底10的表面形成一半導(dǎo)體層23,其可包含娃、碳化娃、娃化鍺或兀素周期表中的II1-V族化合物，但不限于此。此外，根據(jù)不同制作工藝需求，還可形成具有適當(dāng)應(yīng)力(伸張或壓縮)或是摻雜濃度的半導(dǎo)體層23，用于調(diào)整載流子通道層的電性表現(xiàn)。接著，如圖4所示，在半導(dǎo)體層23上形成一包含有至少一圖案化應(yīng)力緩沖層25以及至少一圖案化硬掩模層27的第二圖案化掩模層29，用以定義出各鰭狀結(jié)構(gòu)11的位置。其中圖案化應(yīng)力緩沖層25包含氧化硅，且圖案化硬掩模層27包含氮化硅。接著，進行一蝕刻制作工藝，形成至少一鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上，且各鰭狀結(jié)構(gòu)11間以淺溝槽13隔絕。此時，圖案化半導(dǎo)體層23a的頂面12設(shè)置有第二圖案化掩模層29，且圖案化半導(dǎo)體層23a的下方具有一抗貫穿離子注入?yún)^(qū)21，其中，抗貫穿離子注入?yún)^(qū)21與頂面12的距離較佳小于400埃。接著，如圖5所示，于半導(dǎo)體基底10上形成一絕緣層31，例如二氧化硅層，絕緣層31覆蓋住各鰭狀結(jié)構(gòu)11并填滿各淺溝槽13。上述形成絕緣層31的制作工藝可包含高密度等離子體化學(xué)氣相沉積(high density plasma CVD, HDPCVD)、次常壓化學(xué)氣相沉積(subatmosphere CVD, SACVD)或旋涂式介電材料(spin on dielectric, SOD)等制作工藝。之后，如圖6所示，對絕緣層31施行一回蝕刻制作工藝ld，用以移除部分的絕緣層31，直至絕緣層31的頂面低于鰭狀結(jié)構(gòu)11的頂面12。此外，在回蝕刻之前可選擇性地進行一平坦化制作工藝lc，使絕緣層31與第二圖案化掩模層29等高或略低。因此于各鰭狀結(jié)構(gòu)11間的半導(dǎo)體基底10上形成至少一淺溝槽絕緣結(jié)構(gòu)33。如圖7所示，進行一蝕刻制作工藝以將第二圖案化掩模層29去除。于本發(fā)明一實施例中，當(dāng)?shù)诙D案化掩模層29包含氮化硅時，可利用熱磷酸加以去除，此為現(xiàn)有技術(shù)，在此不多贅述。接著，利用外延制作工藝，分別形成一通道層35覆蓋于各鰭狀結(jié)構(gòu)11表面。根據(jù)不同制作工藝需求，可選擇性地再對通道層35進行一第二離子注入制作工藝，其可包含斜向離子布值(tilted-angle ion implantation)等制作工藝，以調(diào)控通道層35的摻雜濃度，進而調(diào)整晶體管的臨界電壓(threshold voltage, Vth)。上述的通道層35包含娃、娃化鍺或其他可作為載流子通道的半導(dǎo)體材料。在此需注意的是，根據(jù)本發(fā)明的其他實施例，也可采用離子注入的方式，直接將通道層35設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)，亦即，通道層35并非覆蓋于鰭狀結(jié)構(gòu)11表面。之后，如圖8所示，在半導(dǎo)體基底上10依序形成至少一介電層37、一覆蓋各鰭狀結(jié)構(gòu)11的柵極材料層39。根據(jù)不同的制作工藝需求，上述的介電層37可包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等的介電材料或其他高介電常數(shù)材料。而柵極材料層39可包含多晶硅材料、金屬硅化物或金屬等。在此需注意的是，上述的通道層35形成的時點在絕緣層31填滿淺溝槽13后。然而，在另一實施例中，形成通道層3的時點接續(xù)于形成鰭狀結(jié)構(gòu)Ia之后。根據(jù)此實施例，可通過一外延成長制作工藝，在形成各鰭狀結(jié)構(gòu)11后以及絕緣層31填滿淺溝槽13前的時點，形成至少一通道層35于鰭狀結(jié)構(gòu)11的表面，此時由于鰭狀結(jié)構(gòu)11的頂面12受到第二圖案化掩模層29的覆蓋，因此通道層35只會形成于鰭狀結(jié)構(gòu)11的側(cè)壁(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。第二實施態(tài)樣:請參照圖1、圖3至圖8，第二實施態(tài)樣的實施方式類似如第一實施態(tài)樣，其差別僅在于:在第二實施態(tài)樣中，在形成鰭狀結(jié)構(gòu)Ia之后以及形成絕緣層Ib之前始進行第一離子注入制作工藝2。類似如圖3所示，提供一半導(dǎo)體基底10，此半導(dǎo)體表面上可選擇性地被覆蓋有一層半導(dǎo)體層23，且此時半導(dǎo)體基底10仍無抗貫穿離子注入?yún)^(qū)。接著，類似如圖4所示，形成一第二圖案化掩模層29于半導(dǎo)體層23上，用以定義出各鰭狀結(jié)構(gòu)11的位置。進行一蝕刻制作工藝，形成至少一鰭狀結(jié)構(gòu)11于基底10上，且鰭狀結(jié)構(gòu)11間以淺溝槽13隔絕。此時，圖案化半導(dǎo)體層23a的頂面12設(shè)置有圖案化掩模層29。接著，進行一第一離子注入制作工藝2，以于圖案化半導(dǎo)體層23a的下方形成一抗貫穿離子注入?yún)^(qū)21。根據(jù)本發(fā)明的另一實施例，若半導(dǎo)體基底10在形成各鰭狀結(jié)構(gòu)11前并未覆蓋有半導(dǎo)體層23，則此時抗貫穿離子注入?yún)^(qū)21則會存在于鰭狀結(jié)構(gòu)11中。接著，類似第一實施態(tài)樣，分別形成一絕緣層31、進行一平坦化制作工藝lc、施行一回蝕刻制作工藝Id、去除第二圖案化掩模層29、外延成長通道層35，該些制作工藝以及后續(xù)的制作工藝相對應(yīng)于第一實施態(tài)樣的圖5到圖8，在此便不加以贅述。此外，類似如第一實施態(tài)樣，外延成長通道層35的時點可提前至進行第一離子注入制作工藝2后以及形成絕緣層Ib前的時點。在此需注意的是，在第二實施態(tài)樣中，由于第一離子注入制作工藝在鰭狀結(jié)構(gòu)11形成后始進行，為了避免載流子通道的摻質(zhì)濃度受到第一離子注入制作工藝的影響，通道層35較佳以外延制作工藝的方式另外覆蓋于鰭狀結(jié)構(gòu)11表面，而不以離子注入的方式設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。第三實施態(tài)樣:請參照圖1、圖3至圖8，第三實施態(tài)樣類似如第二實施態(tài)樣，其差別在于:在第三實施態(tài)樣中，在形成絕緣層Ib之后以及平坦化制作工藝Ic之前始進行第一離子注入制作工藝2。類似如圖3至圖4，形成至少一鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上，此時并未有任何抗貫穿離子注入?yún)^(qū)21存在于半導(dǎo)體基底10中。接著，類似如圖5所示，于基底10上形成一絕緣層31，例如二氧化硅層，絕緣層31覆蓋住鰭狀結(jié)構(gòu)11并填滿淺溝槽13。接著，進行一第一離子注入制作工藝2，以形成一抗貫穿離子注入?yún)^(qū)21于圖案化半導(dǎo)體層23a的下方。根據(jù)本發(fā)明的另一實施例，若在形成鰭狀結(jié)構(gòu)11前，半導(dǎo)體基底10上并未覆蓋有半導(dǎo)體層23，此時抗貫穿離子注入?yún)^(qū)21則會存在于鰭狀結(jié)構(gòu)11中。接著，類似第二實施態(tài)樣，進行一平坦化制作工藝lc、施行一回蝕刻制作工藝Id、去除第二圖案化掩模層29、外延成長通道層35，該些制作工藝以及后續(xù)的制作工藝相對應(yīng)于第二實施態(tài)樣的圖6到圖8，在此便不加以贅述。在此需注意的是，類似如第二實施態(tài)樣，由于第一離子注入制作工藝2在鰭狀結(jié)構(gòu)11形成后始進行，為了避免載流子通道的摻質(zhì)濃度受到第一離子注入制作工藝的影響，通道層35較佳以外延制作工藝的方式另外覆蓋于鰭狀結(jié)構(gòu)11表面，而不以離子注入的方式設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。第四實施態(tài)樣:請參照圖1、圖3至圖8，第四實施態(tài)樣的實施方式同樣地類似如第二實施態(tài)樣，其差別在于:在第四實施態(tài)樣中，在平坦化制作工藝Ic之后以及在回蝕刻制作工藝Id之前始進行第一離子注入制作工藝2。類似如圖3至圖5所示，形成至少一鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上，并于半導(dǎo)體基底10上形成一絕緣層31，絕緣層31覆蓋住鰭狀結(jié)構(gòu)11并填滿淺溝槽13。在此須注意的是，此時并未有任何抗貫穿離子注入?yún)^(qū)存在于鰭狀結(jié)構(gòu)11中。之后，類似如圖6所示，在平坦化制作工藝之后，進行一第一離子注入制作工藝2，以形成一抗貫穿離子注入?yún)^(qū)21于圖案化半導(dǎo)體層23a的下方。根據(jù)本發(fā)明的另一實施例，若在形成各鰭狀結(jié)構(gòu)11前，半導(dǎo)體基底10上并未覆蓋有半導(dǎo)體層23，此時抗貫穿離子注入?yún)^(qū)21則會存在于鰭狀結(jié)構(gòu)11中。此外，在上述的實施例，抗貫穿離子注入?yún)^(qū)21與頂面12的距離較佳小于400埃。之后，再進行一回蝕刻制作工藝Id、去除第二圖案化掩模層29以及外延成長通道層35，該些制作工藝以及后續(xù)的制作工藝相對應(yīng)于第二實施態(tài)樣的圖6到圖8，在此便不加以贅述。同樣地，在第四實施態(tài)樣中，由于第一離子注入制作工藝2在鰭狀結(jié)構(gòu)11形成后始進行，為了避免載流子通道的摻質(zhì)濃度受到第一離子注入制作工藝的影響，通道層35較佳以外延制作工藝的方式另外覆蓋于鰭狀結(jié)構(gòu)11表面，而不以離子注入的方式設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。第五實施態(tài)樣:請參照圖1、圖3至圖8，第五實施態(tài)樣類似如第二實施態(tài)樣，其差別在于:在第五實施態(tài)樣中，在回蝕刻制作工藝之后以及移除第二圖案化掩模層29之前始進行第一離子注入制作工藝。類似如圖3至圖6所示，形成至少一鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上，并于基底10上形成一絕緣層31，絕緣層31覆蓋住鰭狀結(jié)構(gòu)11并填滿淺溝槽13。接著，對絕緣層31施行一回蝕刻制作工藝ld，用以移除部分的絕緣層31，直至絕緣層31的頂面低于鰭狀結(jié)構(gòu)11的頂面12。此外，在回蝕刻制作工藝Id之前可選擇性地進行一平坦化制作工藝lc，使絕緣層31與第二圖案化掩模層29等高或略低。在此需注意的是，此時并未有任何抗貫穿離子注入?yún)^(qū)存在于鰭狀結(jié)構(gòu)11中。接著，仍類似如圖6所示，進行一第一離子注入制作工藝2，以形成一抗貫穿離子注入?yún)^(qū)21于圖案化半導(dǎo)體層23a的下方。根據(jù)本發(fā)明的另一實施例，若在形成鰭狀結(jié)構(gòu)11前，半導(dǎo)體基底10上并未覆蓋有半導(dǎo)體層23，此時抗貫穿離子注入?yún)^(qū)21則會存在于鰭狀結(jié)構(gòu)11中。之后，移除第二圖案化掩模層29并外延成長通道層35。同樣地，在第五實施態(tài)樣中，由于第一離子注入制作工藝2在鰭狀結(jié)構(gòu)11形成后始進行，為了避免載流子通道的摻質(zhì)濃度受到第一離子注入制作工藝的影響，通道層35較佳另外以外延制作工藝的方式覆蓋于鰭狀結(jié)構(gòu)11表面，而不以離子注入的方式設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。第六實施態(tài)樣:請參照圖1、圖3至圖8，第六實施態(tài)樣類似如第二實施態(tài)樣，其差別在于:在第六實施態(tài)樣中，在去除第二圖案化掩模層29之后始進行第一離子注入制作工藝。類似如圖3至圖6所示，形成至少一鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上，并于基底10上形成一絕緣層31，例如二氧化硅層，絕緣層31覆蓋住鰭狀結(jié)構(gòu)11并填滿淺溝槽13。接著，對絕緣層31施行一平坦化制作工藝以及一回蝕刻制作工藝，用以移除部分的絕緣層31，直至絕緣層31的頂面低于鰭狀結(jié)構(gòu)11的頂面12。在此須注意的是，此時并未有任何抗貫穿離子注入?yún)^(qū)存在于鰭狀結(jié)構(gòu)11中。類似如圖7所示，進行一蝕刻制作工藝以將第二圖案化掩模層29去除。接著，進行一第一離子注入制作工藝，以形成一抗貫穿離子注入?yún)^(qū)21于圖案化半導(dǎo)體層23a的下方。接著，利用外延制作工藝，形成一通道層35覆蓋于鰭狀結(jié)構(gòu)11表面。根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。
在此需注意的是，在第六實施態(tài)樣中，由于第一離子注入制作工藝2在形成鰭狀結(jié)構(gòu)Ia后始進行，為了避免載流子通道的摻質(zhì)濃度受到抗貫穿制作工藝的影響，通道層35較佳另外以外延制作工藝的方式覆蓋于鰭狀結(jié)構(gòu)11表面，而不以離子注入的方式設(shè)置在鰭狀結(jié)構(gòu)11表面內(nèi)側(cè)(圖未示)。另根據(jù)不同制作工藝需求，可選擇性地對通道層35進行一第二離子注入制作工藝，以調(diào)控通道層35的摻雜濃度。此外，根據(jù)上述的第一實施態(tài)樣至第六實施態(tài)樣，半導(dǎo)體基底10的表面具有一半導(dǎo)體層23，該半導(dǎo)體層23可具有適當(dāng)應(yīng)力(伸張或壓縮)或具有適當(dāng)?shù)膿诫s濃度，用于調(diào)整載流子通道層的電性表現(xiàn)。然而，根據(jù)本發(fā)明的另一較佳實施例，半導(dǎo)體基底10的表面不存在有半導(dǎo)體層23，而鰭狀結(jié)構(gòu)11內(nèi)的圖案化半導(dǎo)體層23a被一突出部36所取代，其中，突出部36由蝕刻半導(dǎo)體基底10而得。因此，通道層35沿著突出部36的表面而設(shè)置，其結(jié)構(gòu)可參照圖9。第七實施態(tài)樣:類似如第一實施態(tài)樣，在本實施態(tài)樣中，鰭狀結(jié)構(gòu)11以外延成長(epitaxialgrowth)的方式形成于半導(dǎo)體基材10上。其制作工藝步驟類似如圖1、圖3至圖9所示，而下文僅對差異處加以描述。首先，如圖10所示，提供一覆蓋有圖案化掩模層15的半導(dǎo)體基底10，用以定義出后續(xù)各鰭狀結(jié)構(gòu)11的位置。半導(dǎo)體基底10中具有一第一導(dǎo)電型(例如P型)的離子阱9，此離子阱9具有一濃度介于IO12-1O13原子/平方厘米(atoms/cm2)的第一摻質(zhì)濃度。且在半導(dǎo)體基底10內(nèi)另可存在有一第二導(dǎo)電型(例如N型)的離子阱(圖未示)，使得上述的離子阱分別對應(yīng)至N型金氧半導(dǎo)體晶體管(NMOS)區(qū)(圖未示)以及P型金氧半導(dǎo)體晶體管(PMOS)區(qū)(圖未示)。此外，上述的圖案化掩模層15包含多層結(jié)構(gòu)，其包含至少一應(yīng)力緩沖層16，例如氧化硅，以及至少一硬掩模層18，例如氮化硅。接著，仍如圖10所示，進行第一離子注入制作工藝2，以形成一具有第一導(dǎo)電型的抗貫穿離子注入?yún)^(qū)21，且抗貫穿離子注入?yún)^(qū)21的摻質(zhì)濃度高于離子阱9的第一摻質(zhì)濃度。此外，在進行一第一離子注入制作工藝2前，可先行在半導(dǎo)體基底10表面形成一氧化層(圖未示)，防止高能離子直接撞擊基底10表面而產(chǎn)生缺陷。在本實施例中，通過圖案化掩模層15定義出抗貫穿離子注入?yún)^(qū)21的區(qū)域，然而，根據(jù)其他較佳實施例，抗貫穿離子注入?yún)^(qū)21可與離子阱9共用同一道光掩模，亦即，圖案化掩模層15非用以定義抗貫穿離子注入?yún)^(qū)21的區(qū)域。接著，如圖11所示，進行一選擇性外延成長制作工藝，以暴露出于圖案化掩模層15的基底10表面為晶種層，形成鰭狀結(jié)構(gòu)11于各溝槽32中。各鰭狀結(jié)構(gòu)11會由溝槽32底部的半導(dǎo)體基底10表面成長，并向上成長而突出于圖案化掩模層15的頂面。根據(jù)制作工藝需求，在選擇性外延成長完畢后，另可進行一循環(huán)退火制作工藝(cyclic thermalannealing, CTA)，以減少鰭狀結(jié)構(gòu)11內(nèi)的缺陷。上述的鰭狀結(jié)構(gòu)11可包含硅層(Si)、硅鍺層(SiGe)或上述的組合。在此需注意的是，由于本實施態(tài)樣中，鰭狀結(jié)構(gòu)11頂面12無覆蓋掩模層(圖未示)，因此不需進行去除掩模層的制作工藝。此外，根據(jù)其他較佳實施例，若抗貫穿離子注入?yún)^(qū)21與離子阱9共用同一道光掩模而制得，則需另外形成一圖案化掩模層(圖未示)以定義出鰭狀結(jié)構(gòu)11的形成區(qū)域。后續(xù)的制作工藝，類似如相對應(yīng)的圖4到圖8，在此便不加以贅述。此外，本實施態(tài)樣也可應(yīng)用至相對應(yīng)的第二實施態(tài)樣至第五實施態(tài)樣，亦即，在外延成長鰭狀結(jié)構(gòu)11于半導(dǎo)體基底10上后，施行第一離子注入制作工藝2的時點可分別于:形成鰭狀結(jié)構(gòu)Ia之后、形成絕緣層Ib之后、平坦化制作工藝Ic之后或回蝕刻制作工藝Id之后。為了簡潔起見，該些相類似的制作工藝可相對應(yīng)于圖4到圖9，在此便不加以贅述。在完成上述第一至第七實施態(tài)樣后，可接著進行各式所需的半導(dǎo)體制作工藝，例如具有多晶硅柵極或金屬柵極等的MOS制作工藝。如圖12所示，根據(jù)本發(fā)明的一實施例，為一整合于柵極優(yōu)先(gate first)制作工藝的多柵極場效晶體管結(jié)構(gòu)示意圖。首先，于具有金屬成分的柵極材料層39上形成一圖案化蓋層46，用以定義至少一 NMOS區(qū)(圖未示)與至少一 PMOS區(qū)(圖未示)中各柵極的位置。隨后，利用圖案化蓋層46當(dāng)作蝕刻掩模來蝕刻柵極材料層39與具有高介電常數(shù)的介電層37，而于半導(dǎo)體基底10上形成至少一覆蓋部分各鰭狀結(jié)構(gòu)11的柵極結(jié)構(gòu)28。接著，于未被柵極覆蓋的鰭狀結(jié)構(gòu)11中分別選擇性形成一輕摻雜源極/漏極區(qū)(圖未示)。然后，于柵極結(jié)構(gòu)28的周圍側(cè)壁形成一間隙壁47，間隙壁47可為單一層或多層結(jié)構(gòu)，或可包括襯層(liner)等一起組成。之后，以間隙壁47及蓋層46為掩模，進行離子注入制作工藝，摻入適當(dāng)?shù)膿劫|(zhì)。其中，摻質(zhì)可包括N型或P型摻質(zhì)，以于NMOS區(qū)與PMOS區(qū)中的柵極結(jié)構(gòu)28兩側(cè)暴露出來的鰭狀結(jié)構(gòu)11上分別植入相對應(yīng)電性的源極/漏極摻質(zhì)，并搭配一退火制作工藝以活化形成源極/漏極區(qū)(圖未示)。雖然本實施例較佳為依序形成輕摻雜源極/漏極區(qū)、間隙壁27及源極/漏極區(qū)，但不局限于此，本發(fā)明又可依據(jù)制作工藝上的需求任意調(diào)整上述形成間隙壁及摻雜區(qū)的順序，此均屬本發(fā)明所涵蓋的范圍。根據(jù)本發(fā)明的另一實施例，仍類似如圖12所示，為一金屬柵極的柵極后置(gatelast)多柵極場效晶體管的制作方法。當(dāng)前述的圖8所示的柵極材料層39為多晶硅時，柵極后置制作工藝則承接上述的多晶硅柵極的柵極優(yōu)先(gate first)制作工藝。在取代柵極結(jié)構(gòu)28的多晶硅柵極為一金屬柵極之后，鰭狀結(jié)構(gòu)11的通道區(qū)域(圖未示)的上方依序覆蓋有至少一高介電常數(shù)柵極介電層(圖未示)、至少一功函數(shù)金屬層(圖未示)、以及至少 一金屬導(dǎo)電層(圖未示)。而無論是柵極后置制作工藝或柵極優(yōu)先制作工藝，其中的高介電常數(shù)柵極介電層的材料皆可選自例如氧化鉿(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium siliconoxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide，Ta2O5)、氧化宇乙(yttrium oxide，Y2O3)、氧化錯(zirconium oxide,ZrO2)、欽酸銀(strontium titanate oxide, SrTiO3)、娃酸錯氧化合物(zirconium siliconoxide, ZrSiO4)、錯酸給(hafnium zirconium oxide, HfZrO4)、銀秘組氧化物(strontiumbismuth tantalate, SrBi2Ta2O9, SBT)、,告欽酸鉛(lead zirconate titanate, PbZrxTi1^O3,PZT)與鈦酸鋇銀(barium strontium titanate,BaxSivxTiO3,BST)所組成的群組,但不限于此。而上述金屬導(dǎo)電層包含低電阻材料或其組合。此外，在功函數(shù)金屬層與高介電常數(shù)柵極介電層之間以及功函數(shù)金屬層與金屬導(dǎo)電層之間，也可以選擇性分別形成一包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料的阻障層(barrier layer)(圖未示)。通過上述的柵極優(yōu)先制作工藝或柵極后置制作工藝，實已完成一具有鰭狀結(jié)構(gòu)的多柵極場效晶體管(mult1-gate M0SFET)。在此需注意的是，在上述的實施例中，鰭狀結(jié)構(gòu)11與介電層23之間具有三直接接觸面，例如兩接觸側(cè)面(圖未示)及一接觸頂面(圖未示)，因而可被稱作三柵極場效晶體管(tr1-gate M0SFET)。相較于平面場效晶體管，此三柵極場效晶體管通過上述的三直接接觸面作為載流子流通的通道，因此在同樣的柵極長度下具有較寬的載流子通道寬度，使得在相同的驅(qū)動電壓下可獲得加倍的漏極驅(qū)動電流。然而，上述的多柵極場效晶體管并不局限于三柵極場效晶體管，根據(jù)制作工藝上的需求，鰭狀結(jié)構(gòu)11的頂面12與介電層23之間也可存有一圖案化硬掩模層15，亦即，僅鰭狀結(jié)構(gòu)11兩面的側(cè)面34與介電層23之間有直接接觸面。因此，該具有兩直接接觸面的多柵極場效晶體管構(gòu)成一鰭式場效晶體管(fin field effect transistor, Fin FET)。綜合上述，本發(fā)明提供一種具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行第一離子注入制作工藝2的時點優(yōu)先于形成通道層3，亦即，抗貫穿離子注入?yún)^(qū)的摻質(zhì)不會影響通道層35內(nèi)的摻質(zhì)濃度分布，因此可降低鰭狀場效晶體管元件電性的變異。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，包含有: 提供一基底； 形成一第一導(dǎo)電型的離子阱于該基底內(nèi)，且該離子阱具有一第一摻質(zhì)濃度； 形成至少一鰭狀結(jié)構(gòu)，設(shè)置于該基底上； 進行至少一第一離子注入制作工藝，以形成一位于該基底的第一導(dǎo)電型的抗貫穿(ant1-punch)離子注入?yún)^(qū)，其中該抗貫穿離子注入?yún)^(qū)具有一第三摻質(zhì)濃度，且該第三摻質(zhì)濃度大于該第一摻質(zhì)濃度； 在該第一離子注入制作工藝之后，形成至少一通道層沿著該鰭狀結(jié)構(gòu)的至少一表面設(shè)置； 形成一柵極，覆蓋住部分的該鰭狀結(jié)構(gòu)；以及 形成一源極以及一漏極，設(shè)置于該柵極的兩側(cè)的該鰭狀結(jié)構(gòu)中。
2.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中形成該鰭狀結(jié)構(gòu)的步驟包含有: 形成一半導(dǎo)體層于該基底上；以及 蝕刻該半導(dǎo)體層，以形成該鰭狀結(jié)構(gòu)。
3.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中形成該鰭狀結(jié)構(gòu)的步驟包含有: 制作一圖案化硬 掩模層于該基板上；以及 成長一半導(dǎo)體層于暴露出于該圖案化硬掩模層的該基底上，以形成該鰭狀結(jié)構(gòu)。
4.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中形成該鰭狀結(jié)構(gòu)后，另包含有: 形成一絕緣層，覆蓋該鰭狀結(jié)構(gòu)； 對絕緣層進行一研磨制作工藝；以及 對絕緣層進行一回蝕刻制作工藝。
5.如權(quán)利要求4所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中在進行該回蝕刻制作工藝之后，另包含有: 移除該圖案化硬掩模層。
6.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行該第一離子注入制作工藝的時點是在形成該鰭狀結(jié)構(gòu)之前。
7.如權(quán)利要求4所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行該第一離子注入制作工藝的時點是在形成該絕緣層以及進行該研磨制作工藝之間。
8.如權(quán)利要求4所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行該第一離子注入制作工藝的時點是在進行該研磨制作工藝以及進行該回蝕刻制作工藝之間。
9.如權(quán)利要求5所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行該第一離子注入制作工藝的時點是在進行該回蝕刻制作工藝以及移除該硬掩模層之間。
10.如權(quán)利要求5所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中進行該第一離子注入制作工藝的時點是在移除該硬掩模層以及形成該通道區(qū)域之間。
11.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中該第一離子注入制作工藝包含多道離子注入制作工藝。
12.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中該通道層是順向性地覆蓋于該鰭狀結(jié)構(gòu)的表面上。
13.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中該通道層是設(shè)置于該鰭狀結(jié)構(gòu)的表面內(nèi)側(cè)。
14.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中該通道層是選自硅層、硅化鍺層、碳化硅層或上述的組合。
15.如權(quán)利要求1所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中形成該通道層后，另包含有: 進行一第二離子注入制作工藝，調(diào)控該通道層的摻質(zhì)濃度。
16.如權(quán)利要求15所述的具有鰭狀結(jié)構(gòu)的場效晶體管的制作方法，其中該第二離子注入制作工藝包含斜向離子注 入(tilted-angle ion implantation)制作工藝。
17.一種具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)，包含有: 基底； 第一導(dǎo)電型離子阱，設(shè)置于該基底中，其中該第一導(dǎo)電型離子阱具有一第一摻質(zhì)濃度； 至少一鰭狀結(jié)構(gòu)，設(shè)置于該基底上； 至少一通道層，沿著該鰭狀結(jié)構(gòu)的至少一表面設(shè)置，其中該通道層具有一第二摻雜濃度，該第二摻雜濃度的最高濃度小于該第一摻質(zhì)濃度； 至少一第一導(dǎo)電型的抗貫穿離子注入?yún)^(qū)，設(shè)置于該基底以及該通道層之間，其中該抗貫穿離子注入?yún)^(qū)具有一第三摻質(zhì)濃度，且該第三摻質(zhì)濃度大于該第一摻質(zhì)濃度； 柵極，覆蓋住部分的該鰭狀結(jié)構(gòu)；以及 源極以及一漏極，設(shè)置于該柵極兩側(cè)的該鰭狀結(jié)構(gòu)中，其中該源極以及該漏極具有一第二導(dǎo)電型。
18.如權(quán)利要求17所述的具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)，其中該基底上包含有一絕緣層，鄰接該鰭狀結(jié)構(gòu)。
19.如權(quán)利要求17所述的具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)，其中該鰭狀結(jié)構(gòu)的頂面與該抗貫穿離子注入?yún)^(qū)的距離小于400埃。
20.如權(quán)利要求17所述的具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)，其中該第二摻雜濃度的最高濃度小于IO12原子/平方厘米(atoms/cm2)。
全文摘要
本發(fā)明公開一種具有鰭狀結(jié)構(gòu)的場效晶體管的結(jié)構(gòu)及其制作方法。制作方法包含提供一基底、形成一第一摻質(zhì)濃度的離子阱于基底內(nèi)、形成至少一鰭狀結(jié)構(gòu)，設(shè)置于基底上、進行至少一第一離子注入制作工藝，以形成一位于基底的第一導(dǎo)電型的抗貫穿離子注入?yún)^(qū)，其中抗貫穿離子注入?yún)^(qū)具有一第三摻質(zhì)濃度，且第三摻質(zhì)濃度大于該第一摻質(zhì)濃度、在第一離子注入制作工藝之后，形成至少一通道層沿著鰭狀結(jié)構(gòu)的至少一表面設(shè)置、形成一柵極，覆蓋住部分的鰭狀結(jié)構(gòu)、以及形成一源極以及一漏極，設(shè)置于柵極的兩側(cè)的鰭狀結(jié)構(gòu)中。
文檔編號H01L29/78GK103107139SQ201110351959
公開日2013年5月15日 申請日期2011年11月9日 優(yōu)先權(quán)日2011年11月9日
發(fā)明者林建廷 申請人:聯(lián)華電子股份有限公司