專利名稱：3d集成電路中tsv的中點定位方法
3D集成電路中TSV的中點定位方法發(fā)明領域
本發(fā)明涉及3D集成電路的設計及制造領域，更具體的，本發(fā)明涉及用于三維集成電路設計中的自動布局方法。
背景技術：
在集成電路設計和制造水平飛速發(fā)展的今天，單個芯片已經(jīng)可以集成數(shù)億個晶體管的水平。更具體地，正如摩爾定律內容的描述，現(xiàn)今的工藝水平已經(jīng)達到納米級。由于單個晶體管上的集成密度逐漸增大，導致普通的2D集成電路線路過長問題的產(chǎn)生，這使電路的運算能力下降。
3D集成電路由多個2D集成電路組成。3D芯片由多個2D芯片在垂直方向上堆疊形成，而TSV是連接多個2D芯片之間的硅孔。
2D集成電路中的單元通過金屬互聯(lián)線進行互聯(lián)，互聯(lián)后稱其為線網(wǎng)。而處于上層芯片的部分單元需要和下層芯片的部分單元互聯(lián)的情況，稱之為跨層單元互聯(lián)，即跨層線網(wǎng)?？鐚泳€網(wǎng)的連接需要TSV穿過芯片將兩層的單元互聯(lián)。
3D集成電路技術是近年來發(fā)展的新興技術，一個功能芯片由若干層的芯片堆疊而成。3D集成電路可以有效的減少線路長度，提高運算速度，降低功耗。同時多層芯片之間可以通過TSV使其單元進行層間的互聯(lián)。只要TSV的位置放置的合理，這種基于TSV的3D集成電路技術可以有效的減少線網(wǎng)長度，增強芯片的運算速度。
遺憾的是，現(xiàn)如今沒有一種關于TSV定位的3D集成電路自動設計的方法，因此，需要能夠提出一種3D集成電路的自動設計方法。本發(fā)明提供一種方法，其用于對3D集成電路中TSV(跨芯片層硅孔)的位置確定。發(fā)明內容
為了減小跨層線網(wǎng)的線網(wǎng)長度，合理的定位TSV的方法，本發(fā)明提出了一種3D集成電路中TSV的中點定位方法。
本發(fā)明中，稱上下相鄰的兩層3D集成電路芯片為頂層芯片和底層芯片。
本發(fā)明的種3D集成電路中TSV的中點定位方法，在其定位時，分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形，視所圍成的矩形為跨層線網(wǎng)分別處于兩芯片上的部分。
本發(fā)明采用如下步驟
a、分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形；確定范圍矩形的方法為分別以版圖的上下兩層芯片邊緣建立水平直角坐標系，將所有單元以坐標定位，計算出每一個線網(wǎng)中所有單元在橫坐標方向和橫縱坐標方向上的最大和最小值，以這四個邊緣值確定線網(wǎng)的范圍矩形。
b、得到范圍區(qū)域的坐標后，將兩范圍矩形區(qū)域投影到水平面上，利用范圍矩形的四個頂角的坐標，計算出兩個范圍矩形的幾何中心。將兩個范圍區(qū)域的幾何中心連接，得到兩中心的連線；計算出所述中心的連線的中點的坐標，以該坐標定為TSV的坐標。
本發(fā)明可以獲得如下有益效果
對于任何3D集成電路的上下相鄰的兩層芯片，本發(fā)明中描述的跨層單元互聯(lián)所組成的跨層線網(wǎng)，在跨層線網(wǎng)范圍幾何中心連線上確定TSV位置，可使跨層線網(wǎng)的線網(wǎng)長度得到優(yōu)化，從而提高電路的運行速度，降低功耗。
圖1為以中點位置將TSV插入到多層線網(wǎng)中的示意圖2為3D集成電路芯片的剖面示意圖3為跨層線網(wǎng)水平面投影示意圖。
圖中1、頂層線網(wǎng)區(qū)域，2、底層線網(wǎng)區(qū)域，3、TSV，4、頂層線網(wǎng)左下角坐標，5、頂層線網(wǎng)右上角坐標，6、底層線網(wǎng)左下角坐標，7、底層線網(wǎng)右上角坐標，8、頂層線網(wǎng)中心，9、底層線網(wǎng)中心，10、兩中心連線，11、頂層芯片，12、底層芯片，13、襯底，14、頂層芯片標準單元， 15、底層芯片標準單元，16金屬互聯(lián)線。
具體實施方式
下面結合附圖和具體實施方式
對于本發(fā)明作進一步的說明
如圖2所示為3D芯片剖面結構圖，3D集成電路是由頂層芯片11和底層芯片12堆疊而成的三維立體電路結構，電路中的頂層芯片標準單元14和底層芯片標準單元15是處于不同層芯片的標準單元，是電路的基本結構。
本發(fā)明中的方法采用如下步驟
首先，在頂層和底層芯片上建立直角坐標系，以芯片的兩個邊緣作為坐標軸，如圖 3，以左下角的邊緣交點作為坐標原點，以左邊緣作為縱軸，以下邊緣作為橫軸。根據(jù)確定的兩個坐標軸，將頂層和底層的單元以這兩個坐標系確定坐標，作為標準單元之間位置的確定。
然后，由于跨層線網(wǎng)的單元處于兩層芯片上，要分別確定出這兩層芯片上線網(wǎng)的范圍區(qū)域。如圖3，一個跨層線網(wǎng)的單元分別處于集成電路的兩層芯片上。實心三角所示的頂層芯片標準單元14即為圖2中的頂層芯片標準單元14的結構，對他們以頂層的坐標軸為依據(jù)，確定其坐標。實心方塊所示底層芯片標準單元15即為圖2中的底層芯片標準單元 15的結構，對他們以底層的坐標軸為依據(jù)，確定其坐標。
在確定頂層單元的范圍區(qū)域時，以頂層的單元為基礎，比較單元的橫坐標，縱坐標，比出所有單元中，橫縱坐標的最大和最小值，以這四個邊緣值所確定的矩形即為頂層和底層線網(wǎng)的范圍矩形的邊界坐標，即確定圖中的范圍區(qū)域。如圖頂層線網(wǎng)區(qū)域1和底層線網(wǎng)區(qū)域2。
計算得出跨層線網(wǎng)的兩層芯片上的范圍矩形后，將上下兩層芯片的坐標軸重合。 使兩層芯片上的跨層線網(wǎng)矩形放置在同一個坐標系中。如圖1所示，圖中底層線網(wǎng)區(qū)域2 的四個邊界坐標即為標準單元橫縱坐標的最大和最小值，故左下角坐標和右上角的坐標為 (xl，yl)，(x2, y2)。頂層線網(wǎng)區(qū)域1的四個邊界坐標即為標準單元橫縱坐標的最大和最小值，故左下角坐標和右上角的坐標為(x3，y3)，(x4，y4)。4
根據(jù)兩矩形的邊界坐標，可以確定出這兩個矩形的中心，即兩個矩形的幾何中心點。利用兩矩形的左下角和右上角的四對坐標計算中心得
權利要求
1. 3D集成電路中TSV的中點定位方法，其特征在于其包括如下步驟a、分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形；確定范圍矩形的方法為分別以版圖的上下兩層芯片邊緣建立水平直角坐標系，將所有單元以坐標定位， 計算出每一個線網(wǎng)中所有單元在橫坐標方向和橫縱坐標方向上的最大和最小值，以這四個邊緣值確定線網(wǎng)的范圍矩形；b、得到范圍區(qū)域的坐標后，將兩范圍矩形區(qū)域投影到水平面上，利用范圍矩形的四個頂角的坐標，計算出兩個范圍矩形的幾何中心；將兩個范圍區(qū)域的幾何中心連接，得到兩中心的連線；計算出所述中心的連線的中點的坐標，以該坐標定為TSV的坐標。
全文摘要
本發(fā)明公開了一種3D集成電路中TSV的中點定位方法，涉及3D集成電路的設計及制造領域。本方法在其定位時，分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形，然后確定出所組成的范圍矩形的幾何中心的中點即為TSV坐標位置。本發(fā)明在跨層線網(wǎng)幾何中心連線上確定TSV位置，可使跨層線網(wǎng)的線網(wǎng)長度得到優(yōu)化，從而提高電路的運行速度，降低功耗。
文檔編號H01L27/02GK102542096SQ20111037666
公開日2012年7月4日 申請日期2011年11月23日 優(yōu)先權日2011年11月23日
發(fā)明者侯立剛, 彭曉宏, 汪金輝, 白澍, 耿淑琴 申請人:北京工業(yè)大學