專利名稱：單晶體管dram及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種無電容式動態(tài)隨機存取存儲器(Capacitorless DRAM)制備方法，尤其涉及一種絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管動態(tài)隨機存取存儲器 (IT-DRAM)及其制備方法。
背景技術(shù)：
隨著半導體集成電路器件特征尺寸的不斷縮小，對于傳統(tǒng)單晶體管/單電容(1T/1C)嵌入式(embedded) DRAM單元而言，為了獲得足夠的存儲電容量(一般要求 30父10-15法/單元(fF/cell))，其電容(例如，堆疊式電容(stack capacitor)或深溝槽式電容(de印-trench capacitor))的制備工藝變得越來越復雜，且與邏輯器件工藝的兼容性也越來越差。因此，與邏輯器件兼容性良好的無電容DRAM將會在超大規(guī)模集成電路(VLSI) 的高性能嵌入式DRAM領(lǐng)域中有良好發(fā)展前景。近年來，IT-DRAM (one transistor dynamic random access memory)因其單兀尺寸只有4F2而成為無電容式DRAM的研究熱點。這里，IT-DRAM —般為一個絕緣體上硅(S0I， Silicon-On-Insulator)浮體(floating body)晶體管，當對其體區(qū)充電時，即通過體區(qū)空穴的積累來完成寫“1”操作，這時由于體區(qū)空穴的積累造成襯底效應，導致晶體管的閾值電壓降低；當對其體區(qū)放電時，即通過體漏或者體源PN結(jié)正向偏置(forward bias)將其體區(qū)積累的空穴放掉來完成寫“O”操作，這時襯底效應消失，閾值電壓恢復正常。而讀操作是讀取所述晶體管開啟時的源漏電流，由于“1”和“O”狀態(tài)的閾值電壓不同，因此二者的源漏電流也不一樣，當源漏電流較大時，即表示讀出的是“1”;而當源漏電流較小時，即表示讀出的是 “O”。此外，關(guān)于IT-DRAM的工作特性在以下論文中有詳細描述=Ohsawa, T. ；et al. Memory design using a one-transistor gain cell on SOI (米用絕緣體上 單晶體管增益單元的存儲器設計)，Solid-State Circuits, IEEE Journal, Nov2002, Volume 37Issue :11, pages :1510_1522o目前，研究最多的是基于SOI結(jié)構(gòu)的IT-DRAM。由于埋氧層(BOX)的存在，可以有效實現(xiàn)體區(qū)空穴的積累，因此，增大了讀“O”和讀“1”之間輸出電流的差額，即增大了信號裕度(margin)。但是，基于SOI結(jié)構(gòu)的IT-DRAM仍存在以下兩方面的問題1.體區(qū)電勢受體區(qū)與源區(qū)和漏區(qū)的空穴勢壘限制，也就是說，由于常規(guī)硅半導體禁帶寬度有限，體區(qū)電勢的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號電流較小；2.碰撞電離受體漏勢壘控制，因此，應采用比常規(guī)硅半導體禁帶寬度更窄的半導體作為漏區(qū)，以增大碰撞電離效應，增大體區(qū)空穴產(chǎn)生速率，增大IT-DRAM單元的讀寫速率。此外，現(xiàn)有技術(shù)(中國專利，申請?zhí)?00910088876. 5)也公開了一種采用SiC 作為IT-DRAM的源區(qū)和漏區(qū)，以提高體源、體漏的空穴勢壘，提高信號電流和保持時間(retention time)。但其體漏結(jié)碰撞電離效應會因勢壘高度上升而受到影響，從而減小了體區(qū)空穴的產(chǎn)生速率，降低了 IT-DRAM單元的讀寫速率。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)的缺陷，本發(fā)明的主要目的在于提供一種絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM結(jié)構(gòu)及其制備方法，更具體地，針對VLSI中高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景的無電容式IT-DRAM單元結(jié)構(gòu)，提出一種體源和體漏分別采用不同異質(zhì)結(jié)的方法，實現(xiàn)體源間的高空穴勢壘以抑制“1”狀態(tài)時體區(qū)空穴通過源體PN結(jié)流失，從而有效增大IT-DRAM的保持時間；以及實現(xiàn)體漏間的較低勢壘以增大碰撞電離效應，從而使載流子產(chǎn)生速率增大，電流增益增大。為實現(xiàn)上述目的，本發(fā)明提供了一種單晶體管DRAM制備方法，所述晶體管為NMOS 晶體管，所述方法包括如下步驟絕緣體上硅SOI晶片的P型硅頂層中對應于NMOS晶體管的漏區(qū)位置形成P型SiGe外延層；對所述SOI晶片表面進行全局晶片化表面干氧氧化，直到所述P型SiGe外延層中的鍺含量達到預設的摩爾比；以及將高濃度N+離子注入所述 NMOS晶體管的源區(qū)與所述P型SiGe外延層，形成N型硅源區(qū)與N型SiGe漏區(qū)，再將C離子注入所述N型硅源區(qū)，直到所述N型SiC源區(qū)中的碳含量達到預設的摩爾比，形成N型SiC 源區(qū)，以形成絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM結(jié)構(gòu)。本發(fā)明還提供了一種單晶體管DRAM，包括絕緣體上硅SOI晶片，包括P型硅頂層；N型SiC源區(qū)與N型SiGe漏區(qū)，形成在所述SOI晶片的P型硅頂層中，所述N型SiGe漏區(qū)中鍺含量達到預設的摩爾比。綜上所述，本發(fā)明針對VLSI中高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景的無電容式IT-DRAM單元結(jié)構(gòu)，提出一種基于P-Si體區(qū)(body)+N+-SiC源區(qū)+N+-SiGe漏區(qū)的 IT-DRAM單元工藝制備方法。由于體與源之間的PN結(jié)為P-Si/N+-SiC異質(zhì)結(jié)，SiC是一種寬禁帶半導體，其導帶和Si的相近，而價帶小于硅的價帶約OeV 0. 5eV之間(通過調(diào)節(jié) SipyCy中Si和C的化學摩爾比來實現(xiàn)不同值)，從而使P-Si和N+-SiC的價帶與有一個較大的偏移(offset)，因此，可以有效抑制“ 1 ”狀態(tài)時體區(qū)空穴通過源體PN結(jié)流失，從而有效增大IT-DRAM的保持時間。同時，由于漏區(qū)采用N+-SiGe,其禁帶寬度比Si來得窄，使得 IT-DRAM的碰撞電離效應增大，從而使載流子產(chǎn)生速率增大，電流增益增大，有效降低工作電壓。總之，基于P-Si體區(qū)+N+-SiC源區(qū)+N+-SiGe漏區(qū)的IT-DRAM單元結(jié)構(gòu)可以有效地降低工作電壓，同時又增大了讀“0”和讀“1”之間的輸出電流的差額，即增大了信號裕度 (margin) 0


圖1至圖3是示出采用碰撞電離效應的IT-DRAM的讀寫操作方法的圖；圖4是示出晶體管處于開啟時源漏電流及其差值的圖；圖5至圖15是示出根據(jù)本發(fā)明實施例的絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM的制備方法中絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM的剖視圖。
具體實施方式
下面將詳細描述本發(fā)明的具體實施例。應當注意，這里描述的實施例只用于舉例說明，并不用于限制本發(fā)明。通常，根據(jù)寫“1”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區(qū)時通過碰撞電離(impact-ionization)在體區(qū)積累空穴，另一類采用柵致漏極泄漏(GIDL，gate-induced-drain-leakage)效應在體區(qū)積累空穴。其中，對于采用碰撞電離效應的1T-DRAM，其讀寫操作方法如圖1至圖4所示。圖1至圖3是示出采用碰撞電離效應的IT-DRAM的讀寫操作方法的圖。如圖1所示，在進行寫“1”操作中，IT-DRAM單元工作于飽和區(qū)時將空穴注入體區(qū)中。如圖2所示，在進行寫“0”操作中，PN結(jié)正向偏置，從體區(qū)中釋放出空穴。如圖3所示，在進行讀操作中，IT-DRAM單元工作于線性區(qū)，使得漏極電流的差值的產(chǎn)生取決于體區(qū)積累的空穴的數(shù)目(體效應)。圖4是示出晶體管處于開啟時源漏電流及其差值的圖。如圖所示，其中，Vgs為晶體管的柵極端和源極端之間的電壓，Ids為晶體管的漏極端和源極端之間的電流(即源漏電流)，Itl和I1分別為Vgs達到Vwtoad時讀出的“0”狀態(tài)下的源漏電流和“ 1，，狀態(tài)下的源漏電流，△ Ids是上述兩種狀態(tài)下源漏電流的差值，且滿足以下公式Δ Ids = I1-I0 = f (VWLraad，Δ Vbody, tax，Na)其中，Nwhraai表示讀操作時WL所加電壓，Δ Vbody表示體區(qū)電勢差，t。x表示柵氧層厚度，Na表示體區(qū)受子(acceptor)濃度，f (VWtoad，AVbody, tax，Na)表示源漏電流的差值的函數(shù)，然而，本發(fā)明不限于此，任何可以實現(xiàn)本發(fā)明的函數(shù)均可以應用到本發(fā)明。本發(fā)明針對VLSI中高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景的無電容式 IT-DRAM單元結(jié)構(gòu)，提出一種基于P-Si體區(qū)(body)+N+-SiC源區(qū)+N+-SiGe漏區(qū)的IT-DRAM 單元工藝制備方法。由于體區(qū)與源區(qū)之間的PN結(jié)為P-Si/N+-SiC異質(zhì)結(jié)，SiC是一種寬禁帶半導體，其導帶和Si的相近，而價帶小于硅的價帶約OeV 0. 5eV之間(通過調(diào)節(jié)Si^yCy 中Si和C的化學摩爾比來實現(xiàn)不同值)，從而使P-Si和N+-SiC的價帶與有一個較大的偏移(offset)，因此，可以有效抑制“ 1，，狀態(tài)時體區(qū)空穴通過源體PN結(jié)流失，從而有效增大 IT-DRAM的保持時間。同時，由于漏區(qū)采用N+-SiGe,其禁帶寬度比Si來得窄，使得IT-DRAM 的碰撞電離效應增大，從而使載流子產(chǎn)生速率增大，電流增益增大，有效降低工作電壓?？傊?，基于P-Si體區(qū)+N+-SiC源區(qū)+N+-SiGe漏區(qū)的IT-DRAM單元結(jié)構(gòu)可以有效地降低工作電壓，同時又增大了讀“0”和讀“1”之間輸出電流的差額，即增大了信號裕度。圖5至圖15是示出根據(jù)本發(fā)明實施例的絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM的制備方法中絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM的剖視圖。如圖所示，根據(jù)本發(fā)明的具體實施例，所述絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM單元結(jié)構(gòu)的制備方法包括如下步驟首先，制備絕緣體上硅(SOI)晶片，由于SOI晶片的制備技術(shù)現(xiàn)在已經(jīng)很成熟，本發(fā)明可選用現(xiàn)有的SOI晶片制備技術(shù)之一來完成所述步驟。如圖5所示，所形成的SOI晶片包括襯底、位于所述襯底上的埋氧層(BOX)以及位于BOX層上的作為SOI晶片的頂層的 P-Si層(即第一導電類型Si層)。
接下來，如圖6所示，在所形成的SOI晶片上進行硬掩模(HM，Hard Mask)層沉積， 其中所述硬掩模層一般采用氮化硅，接著，最對所述硬掩模層進行光刻、刻蝕等工藝，以形成具有對應于NMOS晶體管的漏區(qū)的漏區(qū)窗口的硬掩模層。接著，如圖7所示，在漏區(qū)窗口中將頂層(即P-Si層)刻蝕到一定程度，使得在 BOX層上方留下一薄層，作為后續(xù)SiGe外延層的籽晶層，其中所述薄層可為硅層。接著，如圖8所示，基于所述籽晶層進行SiGe選擇性外延生長(SEG，selective epitaxial growth)，使外延窗口 (即如上所述的漏區(qū)窗口)內(nèi)生長滿Si^Gi5x層。接著，如圖9所示，通過濕法刻蝕工藝，去除所述硬掩模層。接下來，如圖10所示，進行全局化晶片表面干氧氧化，這里的“全局化晶片表面干氧氧化”是指對Si層和SiGe層表面進行干氧氧化。SihGex層經(jīng)氧化濃縮(即鍺向下濃縮)，并進入下面的硅籽晶層，從而獲得濃度更高的鍺硅層，并在表面形成S^2層，直到 SihGe5x層中的鍺含量達到所需的摩爾比(例如Sia9Geai)后才停止干氧氧化工藝，其中，通過調(diào)節(jié)這個摩爾比可調(diào)節(jié)SihGe5x層的禁帶寬度，其中，χ越大，禁帶寬度越小。接著，如圖11所示，通過濕法刻蝕工藝，去除所述表面SiO2層。由于同時對Si層和SiGe層表面進行干氧氧化，因此在去除表面S^2層后，Si層和SiGe層表面也基本在同一平面。接著，如圖12所示，通過在位于P-Si體區(qū)兩側(cè)的絕緣體上硅晶片的P-Si層表面上形成光致抗蝕劑膜(PR)來制備淺槽隔離區(qū)，并在所述隔離區(qū)之間的區(qū)域內(nèi)進行后續(xù)的 PD (Partial D印letion，部分耗盡)NMOS晶體管的制備，直到將N+離子注入到源區(qū)和漏區(qū)為止；由此得到如圖13所示的由N+-Si材料制成的源區(qū)和由N+-SiGe材料制成的漏區(qū)，其中所述源區(qū)和所述漏區(qū)分別位于所述P-Si體區(qū)的兩側(cè)。接下來，如圖13所示，通過光刻工藝，開啟源區(qū)窗口，并進行C離子注入，直到所述源區(qū)中的碳含量達到預設的摩爾比(例如Sia99Catll)為止，由此得到如圖14所示的由 N+-SiC材料制成的源區(qū)，其中，通過調(diào)節(jié)這個摩爾比可調(diào)節(jié)N+SipyCy源區(qū)和P-Si體區(qū)的價帶偏移量，其中，y越大，價帶偏移量越大，體源空穴勢壘越大。接著，如圖14所示，通過退火工藝，激活注入的離子，以形成ρ-Si體區(qū)+N+SiC源區(qū)+N+-SiGe漏區(qū)結(jié)構(gòu)。最后，如圖15所述，進行同正常NMOS工藝相同的后續(xù)工藝，即將源區(qū)接地(GND)， 漏區(qū)接位線(Bit line, BL)以及柵區(qū)接字線(Word line，虬)，從而形成IT-DRAM單元。繼續(xù)參照圖14，在一個實施例中，示出了一種單晶體管DRAM結(jié)構(gòu)，包括包含有P 型硅頂層的絕緣體上硅SOI晶片；以及形成在所述SOI晶片的P型硅頂層中的N型SiC源區(qū)與N型SiGe漏區(qū)，所述N型SiGe漏區(qū)中鍺含量達到預設的摩爾比，所述N型SiC源區(qū)中碳含量達到預設的摩爾比。在一個實施例中，N型SiGe漏區(qū)中的SiGe預設的摩爾比是指，當SiGe以SipxGex 表示時，X的取值范圍滿足0.01彡x< 1。在一個實施例中，N型SiC源區(qū)中的SiC預設的摩爾比是指，當SiC以Si^Cy表示時，y的取值范圍滿足0. 001彡y < 0. 1。綜上所述，本發(fā)明的實施例提供的絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM 及其制備方法可以有效增大IT-DRAM的保持時間，降低工作電壓，以及同時增大信號裕度。
雖然已參照典型實施例描述了本發(fā)明，但應當理解，所用的術(shù)語是說明和示例性、 而非限制性的術(shù)語。由于本發(fā)明能夠以多種形式具體實施而不脫離發(fā)明的精神或?qū)嵸|(zhì)，所以應當理解，上述實施例不限于任何前述的細節(jié)，而應在隨附權(quán)利要求所限定的精神和范圍內(nèi)廣泛地解釋，因此落入權(quán)利要求或其等效范圍內(nèi)的全部變化和改型都應為隨附權(quán)利要求所涵蓋。
權(quán)利要求
1.一種單晶體管DRAM制備方法，所述晶體管為NMOS晶體管，所述方法包括如下步驟 在絕緣體上硅SOI晶片的P型硅頂層中對應于NMOS晶體管的漏區(qū)位置形成P型SiGe外延層；對所述SOI晶片表面進行全局晶片化表面干氧氧化，直到所述P型SiGe外延層中的鍺含量達到預設的摩爾比；以及將高濃度N+離子注入所述NMOS晶體管的源區(qū)與所述P型SiGe外延層，形成N型硅源區(qū)與N型SiGe漏區(qū)，再將C離子注入所述N型硅源區(qū)，形成N型SiC源區(qū)，直到所述N型SiC 源區(qū)中的碳含量達到預設的摩爾比，以形成絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM 結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的制備方法，其中在形成P型SiGe外延層時包括以下步驟 對所述SOI晶片的P型硅頂層進行硬掩模層沉積，并形成對應于所述NMOS晶體管的漏區(qū)的漏區(qū)窗口；將所述漏區(qū)窗口中的所述SOI晶片的P型硅頂層刻蝕至留下一薄層，作為所述P型 SiGe外延層的硅籽晶層；以及在所述硅籽晶層上進行SiGe選擇性外延生長，使得所述P型SiGe外延層在所述漏區(qū)窗口內(nèi)生長直到與所述SOI晶片的頂層表面在同一平面。
3.根據(jù)權(quán)利要求2所述的制備方法，還包括以下步驟在形成所述P型SiGe外延層之后，通過刻蝕工藝去除所述硬掩模層。
4.根據(jù)權(quán)利要求1或2或3所述的制備方法，其中在所述SOI晶片表面進行全局晶片化表面干氧氧化工藝后包括以下步驟通過刻蝕工藝去除在干氧氧化工藝中形成的表面SiO2層。
5.根據(jù)權(quán)利要求1所述的制備方法，其中所述P型SiGe外延層中的鍺含量達到預設的摩爾比是指，當SiGe以SihGi5x表示時，χ的取值范圍滿足0.01彡χ < 1。
6.根據(jù)權(quán)利要求1所述的制備方法，其中所述N型SiC源區(qū)中的碳含量達到預設的摩爾比是指，當SiC以SipyCy表示時，y的取值范圍滿足0. 001彡y < 0. 1。
7.一種單晶體管DRAM，包括絕緣體上硅SOI晶片，包括P型硅頂層；N型SiC源區(qū)與N型SiGe漏區(qū)，形成在所述SOI晶片的P型硅頂層中，所述N型SiGe 漏區(qū)中鍺含量達到預設的摩爾比，所述N型SiC源區(qū)中碳含量達到預設的摩爾比。
8.根據(jù)權(quán)利要求7所述的單晶體管DRAM，其中所述N型SiGe漏區(qū)中的SiGe預設的摩爾比是指，當SiGe以SihGi5x表示時，χ的取值范圍滿足0.01彡χ < 1。
9.根據(jù)權(quán)利要求7所述的單晶體管DRAM，其中所述N型SiC源區(qū)中的SiC預設的摩爾比是指，當SiC以SipyCy表示時，y的取值范圍滿足0. 001彡y < 0. 1。
全文摘要
本發(fā)明公開了一種單晶體管DRAM及其制備方法，其中，所述晶體管為NMOS晶體管，所述方法包括如下步驟絕緣體上硅SOI晶片的P型硅頂層中對應于NMOS晶體管的漏區(qū)位置形成P型SiGe外延層；對所述SOI晶片表面進行全局晶片化表面干氧氧化，直到所述P型SiGe外延層中的鍺含量達到預設的摩爾比；以及將高濃度N+離子注入所述NMOS晶體管的源區(qū)與所述P型SiGe外延層，形成N型硅源區(qū)與N型SiGe漏區(qū)，再將C離子注入所述N型硅源區(qū)，直到所述源區(qū)中的碳含量達到預設的摩爾比，形成N型SiC源區(qū)，以形成絕緣體上碳硅-硅-鍺硅異質(zhì)結(jié)單晶體管DRAM結(jié)構(gòu)。本發(fā)明可以使載流子產(chǎn)生速率增大，電流增益增大，從而有效地降低工作電壓，同時增大了信號裕度。
文檔編號H01L29/06GK102412204SQ20111039169
公開日2012年4月11日 申請日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司