專利名稱：采用e-SiGe的PMOS制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及一種采用e-SiGe的PMOS制造方法。
背景技術(shù)：
目前，在 CMOS (Complementary Metal-Oxide-Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)制造技術(shù)中，e-SiGe (embedded SiGe,嵌入娃鍺)在溝道區(qū)域中加入壓應(yīng)力(compressive stress)使得 PMOS(P-Metal-Oxide-Semiconductor, P 型金屬氧化物半導(dǎo)體)的性能得到明顯改善的技術(shù)已經(jīng)被廣泛應(yīng)用。當(dāng)前，對(duì)于e-SiGe技術(shù)來(lái)說(shuō)無(wú)論是對(duì)e-SiGe自身還是e-SiGe與PMOS之間的兼容來(lái)說(shuō)都還有許多挑戰(zhàn)，如對(duì)于e-SiGe自身來(lái)說(shuō)的高Ge含量問(wèn)題和缺陷控制問(wèn)題等，以及對(duì)于e-SiGe與PMOS之間如何兼容方面的應(yīng)力接近(stress proximity)問(wèn)題、e-SiGe 形狀問(wèn)題以及熱相容性(thermal compatibility)問(wèn)題等。另一個(gè)重大挑戰(zhàn)是隨著半導(dǎo)體器件尺寸的減小，從接觸極(contact)到柵極(gate)的串聯(lián)電阻也在不斷的減少,從而需要開(kāi)始考慮PMOS襯底的擴(kuò)散深度Xj (junctiondepth)對(duì)輕摻雜漏區(qū)(LDD, Lightly Doped Drain)電阻Rs的影響，以及娃化物厚度對(duì)Rs的影響?，F(xiàn)有的一種采用e-SiGe的PMOS制造方法如圖1至圖5所示。其過(guò)程如下。如圖1所示，在已經(jīng)形成有柵極200的N型襯底100上將要形成PSD (P型源漏區(qū))的部分刻蝕出橫截面呈鉆石形狀(Diamond-shaped)或者橫截面邊緣呈“ Σ ”形狀的凹槽110。如圖2所示，在所述凹槽110中外延生長(zhǎng)出SiGe層120，所述SiGe層120的高度聞?dòng)谝r底100。如圖3所示，去除柵極200的側(cè)墻犧牲層210，側(cè)墻犧牲層210材料可采用SiN材料。如圖4所示，在柵極200兩側(cè)形成主側(cè)墻(main spacer) 220。如圖5所示，在SiGe層120上進(jìn)行PSD(P型源漏區(qū))離子注入，如B(硼)離子注入，形成PSD。如圖5所示，上述現(xiàn)有引入e-SiGe的PMOS制造方法中，由于主側(cè)墻220底部對(duì)SiGe層120的阻擋(如圖5中虛線所示)，導(dǎo)致了 P型離子(如B離子)無(wú)法注入到主側(cè)墻220底部的SiGe層120區(qū)域(圖5中虛線區(qū)域)。這樣將增加PSD的電阻值，從而影響PMOS器件性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種新的采用e-SiGe的PMOS制造方法，以降低PSD電阻，并增強(qiáng)PMOS器件性能。本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:一種采用e-SiGe的PMOS制造方法，包括:
提供形成有柵極的N型襯底，在所述N型襯底上將要形成PSD的部分刻蝕出凹槽；在所述凹槽中外延生長(zhǎng)出SiGe層，所述SiGe層的高度高于所述襯底；去除柵極的側(cè)墻犧牲層；對(duì)所述SiGe層進(jìn)行P型等離子體摻雜；在柵極兩側(cè)形成主側(cè)墻；對(duì)PMOS區(qū)域進(jìn)行離子注入，形成PSD。進(jìn)一步，所述等離子體摻雜采用P型粒子或氣體。進(jìn)一步,所述等離子體摻雜采用B2H6氣體或者B2H6與Ar的混合氣體。進(jìn)一步，所述等離子體摻雜采用BF3氣體或者BF3與Ar的混合氣體。進(jìn)一步，所述離子注入為B離子注入。進(jìn)一步，所述側(cè)墻犧牲層材料為SiN。從上述方案可以看出，本發(fā)明在形成主側(cè)墻之前，通過(guò)等離子體摻雜，將P型離子，如B離子，摻雜進(jìn)SiGe層中，形成主側(cè)墻之后，主側(cè)墻底部的SiGe層區(qū)域中便摻雜進(jìn)了P型離子，彌補(bǔ)了后期離子注入過(guò)程中，P型離子無(wú)法注入到主側(cè)墻底部的SiGe層區(qū)域的問(wèn)題，進(jìn)而降低了 PSD電阻，增強(qiáng)PMOS器件性能。


圖1至圖5為現(xiàn)有的一種采用e-SiGe的PMOS制造方法示意圖；圖6為本發(fā)明提供的采用e-SiGe的PMOS制造方法流程圖；圖7至圖12為本發(fā)明提供的采用e-SiGe的PMOS制造方法示意圖。附圖中，各標(biāo)號(hào)所代表的部件如下:100、N型襯底，110、凹槽，120、SiGe層，200、柵極，210、側(cè)墻犧牲層，220、主側(cè)墻
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。如圖6所示并參照?qǐng)D7至圖12，本發(fā)明的采用e-SiGe的PMOS制造方法包括以下過(guò)程。步驟1:如圖7所示，提供形成有柵極200的N型襯底100，所述柵極200設(shè)有側(cè)墻犧牲層210，在所述N型襯底100上將要形成PSD的部分刻蝕出凹槽110。凹槽110橫截面可以呈鉆石形狀(Diamond-shaped)(參見(jiàn)文獻(xiàn)A 28nm poly/SiON CMOS technology for low-power SoC applications，2011 Symposium on VLSITechnology-Digest of Technical Papers (June 2011)，pg.38-39)或者橫截面邊緣呈“ Σ ” 形狀(參見(jiàn)文獻(xiàn) High performance 30nm gate bulk CMOS for 45nm node withΣ -shaped SiGe-SD，Electron Devices Meeting,2005.1EDM Technical Digest.1EEEInternational, Issue Date:5_5Dec.2005，On page (s):4pp.-240)，凹槽 110—般米用如下方法形成:首先用RIE(反應(yīng)離子刻蝕)干法刻蝕出保齡球形(bowling)的凹槽，再用TMAH(四甲基胺)或者NH4OH(氨水)來(lái)進(jìn)行橫向和縱向的進(jìn)一步刻蝕。利用濕法刻蝕對(duì)單晶硅(100)、(110)以及(111)面的高選擇性，最后刻蝕出上述橫截面呈鉆石形狀或者橫截面邊緣呈“Σ”形狀的凹槽。作為一個(gè)具體的實(shí)施例，側(cè)墻犧牲層210材料為SiN。步驟2:如圖8所示，在所述凹槽110中外延生長(zhǎng)SiGe層120，并且所述SiGe層120的高度高于所述襯底100。作為一個(gè)具體的實(shí)施例，外延生長(zhǎng)SiGe層120的工藝參數(shù)為:溫度500 750°C，DCS ( 二氯硅烷)或者SiH4 (硅烷)流量2O lOOsccm，HCl (氯化氫)流量40 2OOsccm,H2 (氫氣)流量20 40slm，GeH4 (鍺烷)流量10 50sCCm。如果進(jìn)行原位B (硼)摻雜的話，則通入流量為20 200sCCm的B2H6 (乙硼烷)，如果不進(jìn)行原位B摻雜的話，則不需要通入B2H6。步驟3:如圖9所示，去除柵極200的側(cè)墻犧牲層210。作為一個(gè)具體的實(shí)施例，去除側(cè)墻犧牲層210可采用濕法蝕刻的方法，采用熱磷酸(HPO)對(duì)側(cè)墻犧牲層210進(jìn)行刻蝕。步驟4:如圖10所示,對(duì)所述SiGe層120進(jìn)行等離子體摻雜(plasma doping),等離子體摻雜之后在SiGe層120表面形成一摻雜層130。所述等離子體摻雜采用P型粒子或氣體，作為一個(gè)具體實(shí)施例，所述等離子體摻雜可采用B2H6氣體或者B2H6與Ar的混合氣體，也可采用BF3氣體或者BF3與Ar的混合氣體，工藝參數(shù)為:偏壓大小I IOKeV,劑量5X1014 2X1015cnT2，射頻功率200 1000W，氣壓2 lOmTorr。步驟5:如圖11所示，在柵極200兩側(cè)形成主側(cè)墻220，形成主側(cè)墻220可以采用現(xiàn)有技術(shù)進(jìn)行，不再贅述。步驟6:如圖12所示，對(duì)PMOS區(qū)域進(jìn)行離子注入，形成PSD。作為一個(gè)具體實(shí)施方式
，所述離子注入為B離子注入，具體來(lái)說(shuō)，注入離子為B+或者BF2+,劑量為I X IO15 2X 1015cnT2，離子束能量為I 8KeV。由上述本發(fā)明的方法可以看出，由于在步驟4中柵極200兩側(cè)形成主側(cè)墻220之前對(duì)所述SiGe層120進(jìn)行了等離子體摻雜，在SiGe層120表面形成了摻雜層130，所以當(dāng)完成步驟5中的形成主側(cè)墻220之后，主側(cè)墻220底部已經(jīng)含有了參雜P型離子的摻雜層130。這樣，由于摻雜層130的存在，便彌補(bǔ)了后期步驟6的離子注入過(guò)程中，P型離子無(wú)法注入到主側(cè)墻220底部的SiGe層區(qū)域的問(wèn)題，進(jìn)而降低了 PSD電阻，增強(qiáng)了 PMOS器件性能。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種采用e-SiGe的PMOS制造方法，包括: 提供形成有柵極的N型襯底，所述柵極設(shè)有側(cè)墻犧牲層，在所述N型襯底上將要形成P型源漏區(qū)PSD的部分刻蝕出凹槽； 在所述凹槽中外延生長(zhǎng)出SiGe層，所述SiGe層的高度高于所述襯底； 去除柵極的側(cè)墻犧牲層； 對(duì)所述SiGe層進(jìn)行P型等離子體摻雜； 在柵極兩側(cè)形成主側(cè)墻； 對(duì)PMOS區(qū)域進(jìn)行離子注入，形成PSD。
2.根據(jù)權(quán)利要求1所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等離子體摻雜采用P型粒子或氣體。
3.根據(jù)權(quán)利要求2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等離子體摻雜采用B2H6氣體或者B2H6與Ar的混合氣體。
4.根據(jù)權(quán)利要求2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等離子體摻雜采用BF3氣體或者BF3與Ar的混合氣體。
5.根據(jù)權(quán)利要求1所述的采用e-SiGe的PMOS制造方法，其特征在于，所述離子注入為B離子注入。
6.根據(jù)權(quán)利要求1至5任一項(xiàng)所述的采用e-SiGe的PMOS制造方法，其特征在于，所述側(cè)墻犧牲層材料為SiN。
全文摘要
本發(fā)明公開(kāi)了一種采用e-SiGe的PMOS制造方法，包括提供形成有柵極的N型襯底，所述柵極設(shè)有側(cè)墻犧牲層，在所述N型襯底上將要形成P型源漏區(qū)PSD的部分刻蝕出凹槽；在所述凹槽中外延生長(zhǎng)出SiGe層，所述SiGe層的高度高于所述襯底；去除柵極的側(cè)墻犧牲層；對(duì)所述SiGe層進(jìn)行等離子體摻雜；在柵極兩側(cè)形成主側(cè)墻；對(duì)PMOS區(qū)域進(jìn)行離子注入，形成PSD。本發(fā)明在形成主側(cè)墻之前，通過(guò)等離子體摻雜，將P型離子摻雜在SiGe層中，形成主側(cè)墻之后，主側(cè)墻底部的SiGe層區(qū)域中便摻雜進(jìn)了P型離子，彌補(bǔ)了后期離子注入過(guò)程中，P型離子無(wú)法注入到主側(cè)墻底部的SiGe層區(qū)域的問(wèn)題，進(jìn)而降低了PSD電阻，增強(qiáng)PMOS器件性能。
文檔編號(hào)H01L21/265GK103165465SQ201110428310
公開(kāi)日2013年6月19日 申請(qǐng)日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者何永根 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司