專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，尤其是涉及一種具有高耐壓P溝道型晶體管的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
高耐壓ρ溝道型MIS (Metal Insulator kmiconductor 金屬絕緣體半導(dǎo)體)晶體管是使被柵電極和漏電極夾持的區(qū)域比通常的P溝道型MIS晶體管大且降低了該區(qū)域中的P型雜質(zhì)的濃度的結(jié)構(gòu)的晶體管。具有這種結(jié)構(gòu)的該晶體管與通常的晶體管相比緩和了柵電極與漏電極之間的電場，因此耐壓變高。例如在下面的非專利文獻(xiàn)1中公開了一種將用于取出漏電極的雜質(zhì)區(qū)域設(shè)為寬度比通常情況寬的P型阱區(qū)域的結(jié)構(gòu)的P溝道型MIS晶體管。在此，與漏電極相連接的P型阱區(qū)域從漏電極向柵電極側(cè)擴(kuò)展以到達(dá)在俯視觀察時與柵電極重疊的位置。非專利文獻(xiàn)1 =Aghoram U, Liu J, Chu M, Koehler AD, Thompson SE, Sridhar S, Wise R, Pendharkar S, Denison M 著、"Effect of mechanical stress on LDMOSFETs Dependence on orientation and gate bias，，、(美國)、電氣禾口電子工程 Jl 帀協(xié)、會(IEEE)、 ISPSD' 09、2009 年、p. 220-22
發(fā)明內(nèi)容
上述非專利文獻(xiàn)1的MOS (Metal Oxide Semiconductor 金屬氧化物半導(dǎo)體)晶體管在柵電極正下方的所謂溝道區(qū)域沒有注入除用于形成該晶體管的作為η型阱區(qū)域的雜質(zhì)以外的特殊雜質(zhì)。即，該晶體管的溝道區(qū)域是通過對柵電極施加的電壓來控制載流子的狀態(tài)的、所謂的表面溝道。表面溝道型的晶體管與接下來要記述的埋入溝道型的晶體管相比可靠性差，因此代替表面溝道型而使用埋入溝道型的晶體管的情況較多。但是，高耐壓ρ溝道型MIS晶體管與所謂的低電壓MIS晶體管共用的情況較多。在此，低電壓MIS晶體管是指以比高耐壓ρ溝道型MIS晶體管等高耐壓晶體管低的漏極電壓進(jìn)行驅(qū)動的晶體管。低電壓MIS晶體管構(gòu)成邏輯電路等，通過低電壓MIS晶體管與高耐壓晶體管的合用，提供一種能夠以低功耗進(jìn)行高速動作的集成電路，該邏輯電路構(gòu)成半導(dǎo)體器件。在低電壓MIS晶體管特別是具有η型柵電極的埋入溝道型元件的情況下，為了制造工藝的方便，合用的高耐壓晶體管也必然要設(shè)為埋入溝道型的元件。具有埋入溝道的MIS晶體管需要形成埋入溝道的工序，因此相應(yīng)地工序數(shù)比具有表面溝道的MIS晶體管多。因此，通常在形成具有埋入溝道的MIS晶體管時，要額外準(zhǔn)備用于形成埋入溝道的掩模。但是，存在如下情況不額外使用掩模，而利用下面的方法來將表面溝道的MIS晶體管和埋入溝道的MIS晶體管同時形成。例如在形成想要形成埋入溝道的ρ溝道型MIS晶體管的、半導(dǎo)體襯底的η型阱區(qū)域時，利用相同的掩模在時間上連續(xù)地形成埋入溝道。即，在形成η型阱區(qū)域之后，不更換掩模而直接連續(xù)地在阱區(qū)域上形成埋入溝道。這樣，例如能夠?qū)溝道型MIS晶體管用的η型阱區(qū)域和埋入溝道區(qū)域、以及低電壓P溝道型MIS晶體管的阱區(qū)域全部用同一掩模形成。可是，在緊接著形成η型阱區(qū)域之后連續(xù)地用相同的掩模形成ρ型埋入溝道的情況下，P型埋入溝道與η型阱區(qū)域相比在沿著主表面的方向上擴(kuò)展的距離變短。這是因為在形成P型埋入溝道時進(jìn)行離子注入的硼雜質(zhì)與在形成η型阱區(qū)域時進(jìn)行離子注入的磷雜質(zhì)相比能量較低，從而該雜質(zhì)分散的距離變短。因而，在η型阱區(qū)域中的靠近相鄰的漏極區(qū)域側(cè)的P型區(qū)域(例如低濃度P型雜質(zhì)區(qū)域)的區(qū)域形成P型埋入溝道的P型雜質(zhì)濃度非常低的區(qū)域。當(dāng)該P(yáng)型雜質(zhì)濃度非常低的區(qū)域例如形成在柵電極的正下方時，在該P(yáng)型雜質(zhì)濃度非常低的區(qū)域形成柵極的閾值電壓非常高的區(qū)域。即，有可能該P(yáng)溝道型MIS晶體管的漏極電流下降、或者包含P溝道型MIS晶體管的半導(dǎo)體器件整體的可靠性下降。也就是說，如果η型阱區(qū)域與ρ型埋入溝道如上所述那樣通過同一掩模在時間上連續(xù)地形成，則有可能產(chǎn)生由于η型阱區(qū)域與P型埋入溝道在主表面方向上延伸的寬度不一致而引起的問題。如果將η型阱區(qū)域和ρ型埋入溝道通過不同的掩模在不同的工序中形成，則能夠容易地規(guī)避以上的問題。但是，在這種情況下，由于要準(zhǔn)備的掩模的張數(shù)、工序數(shù)增加，因此導(dǎo)致成本高。本發(fā)明是鑒于以上的問題而完成的。其目的在于提供一種不增加工序數(shù)、成本就形成了可靠性高的高耐壓P溝道型晶體管的半導(dǎo)體器件及其制造方法。本發(fā)明的一個實施例的半導(dǎo)體器件具備以下結(jié)構(gòu)。上述半導(dǎo)體器件是具備高耐壓 P溝道型晶體管的半導(dǎo)體器件。上述高耐壓P溝道型晶體管包括半導(dǎo)體襯底，其具有主表面且在內(nèi)部具有P型區(qū)域；P型阱區(qū)域，其配置在P型區(qū)域上且在主表面上，具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域；η型阱區(qū)域，其配置成在沿著主表面的方向上與ρ型阱區(qū)域相接，具有用于取出源電極的第二 P型雜質(zhì)區(qū)域；柵電極，在沿著主表面的方向上配置在第一 P型雜質(zhì)區(qū)域與第二 P型雜質(zhì)區(qū)域之間；以及P型埋入溝道，其配置在η型阱區(qū)域上，沿著主表面延伸。上述η型阱區(qū)域與P型阱區(qū)域的邊界部配置在與柵電極的靠近第一 ρ型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近第一 P型雜質(zhì)區(qū)域的位置上。本發(fā)明的另一實施例的半導(dǎo)體器件具備以下結(jié)構(gòu)。上述半導(dǎo)體器件是具備高耐壓 P溝道型晶體管的半導(dǎo)體器件。上述高耐壓P溝道型晶體管包括半導(dǎo)體襯底，其具有主表面且在內(nèi)部具有P型區(qū)域；P型阱區(qū)域，其配置在P型區(qū)域上且在主表面上，具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域；η型阱區(qū)域，其配置成在沿著主表面的方向上與ρ型阱區(qū)域相接，具有用于取出源電極的第二 P型雜質(zhì)區(qū)域；柵電極，其在沿著主表面的方向上配置在第一 P型雜質(zhì)區(qū)域與第二 P型雜質(zhì)區(qū)域之間；以及P型埋入溝道，其配置在η型阱區(qū)域上，沿著主表面延伸。在上述半導(dǎo)體襯底的主表面上配置有絕緣層，該絕緣層在俯視觀察時與柵電極的靠近P型雜質(zhì)一側(cè)的端部相重疊，具有被配置到比P型埋入溝道的最下部更深的位置的厚度。本發(fā)明的一個實施例的半導(dǎo)體器件的制造方法具備以下工序。上述制造方法是具備高耐壓P溝道型晶體管的半導(dǎo)體器件的制造方法。形成上述高耐壓P溝道型晶體管的工序首先準(zhǔn)備具有主表面且在內(nèi)部具有P型區(qū)域的半導(dǎo)體襯底。在上述P型區(qū)域上且在主表面上形成具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域的P型阱區(qū)域。將具有用于取出源電極的第二 P型雜質(zhì)區(qū)域的η型阱區(qū)域形成為在沿著上述主表面的方向上與P型阱區(qū)域相接。 形成配置在上述η型阱區(qū)域上并沿著主表面延伸的P型埋入溝道。在沿著上述主表面的方向上的第一 P型雜質(zhì)區(qū)域與第二 P型雜質(zhì)區(qū)域之間形成柵電極。形成上述η型阱區(qū)域的工序和形成P型埋入溝道的工序使用相同的掩模在時間上連續(xù)地進(jìn)行。將η型和P型阱區(qū)域形成為上述η型阱區(qū)域與ρ型阱區(qū)域的邊界部被配置在與柵電極的靠近第一 ρ型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近第一 P型雜質(zhì)區(qū)域的位置上。本發(fā)明的另一實施例的半導(dǎo)體器件的制造方法具備以下工序。上述制造方法是具備高耐壓P溝道型晶體管的半導(dǎo)體器件的制造方法。形成上述高耐壓P溝道型晶體管的工序首先準(zhǔn)備具有主表面且在內(nèi)部具有P型區(qū)域的半導(dǎo)體襯底。在上述P型區(qū)域上且在主表面上形成具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域的P型阱區(qū)域。將具有用于取出源電極的第二 P型雜質(zhì)區(qū)域的η型阱區(qū)域形成為在沿著上述主表面的方向上與P型阱區(qū)域相接。 形成配置在上述η型阱區(qū)域上并沿著主表面延伸的ρ型埋入溝道。在沿著上述主表面的方向上的第一 ρ型雜質(zhì)區(qū)域與第二 ρ型雜質(zhì)區(qū)域之間形成柵電極。形成上述η型阱區(qū)域的工序和形成P型埋入溝道的工序使用相同的掩模在時間上連續(xù)地進(jìn)行。還具有如下工序在上述半導(dǎo)體襯底的主表面上配置有絕緣層，該絕緣層在俯視觀察時與柵電極的靠近P型雜質(zhì)側(cè)的端部相重疊，具有被配置到比P型埋入溝道的最下部更深的位置的厚度。根據(jù)本實施例，形成如下一種半導(dǎo)體器件即使使用與η型阱區(qū)域相同的掩模來在時間上連續(xù)地形成P型埋入溝道，形成于P型埋入溝道的雜質(zhì)濃度非常低的區(qū)域也不被配置在柵電極的正下方。因此，將減少柵電極正下方的P型埋入溝道區(qū)域的電場效應(yīng)下降的可能性。因而，能夠提供這樣一種半導(dǎo)體器件，其抑制了由于柵極的閾值電壓的下降而引起的晶體管的漏極電流下降、包含P溝道型MIS晶體管的半導(dǎo)體器件整體的可靠性下降。根據(jù)本實施例的制造方法，由于使用與η型阱區(qū)域相同的掩模來在時間上連續(xù)地形成P型埋入溝道，因此削減了制造成本。另外，能夠提供這樣一種半導(dǎo)體器件，其抑制了由于所形成的半導(dǎo)體器件的柵電極正下方的柵極的閾值電壓下降所引起的晶體管漏極電流的下降、包含P溝道型MIS晶體管的半導(dǎo)體器件整體的可靠性下降。


圖1是本實施方式1的半導(dǎo)體器件的概要俯視圖。圖2是表示形成于由圖1中的圓點虛線“II”包圍的區(qū)域的高耐壓PMOS晶體管的結(jié)構(gòu)的概要截面圖。圖3是表示包含圖2的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式 1的半導(dǎo)體器件的制造方法的第一工序的概要截面圖。圖4是表示本實施方式1的半導(dǎo)體器件制造方法的在圖3之后的第二工序的概要截面圖。圖5是表示本實施方式1的半導(dǎo)體器件制造方法的第三工序的概要截面圖。圖6是表示本實施方式1的半導(dǎo)體器件制造方法的第四工序的概要截面圖。圖7是表示本實施方式1的半導(dǎo)體器件制造方法的第五工序的概要截面圖。圖8是表示本實施方式1的半導(dǎo)體器件制造方法的第六工序的概要截面圖。圖9是表示本實施方式1的半導(dǎo)體器件的制造方法的第七工序的概要截面圖。圖10是表示本實施方式1的半導(dǎo)體器件制造方法的第八工序的概要截面圖。圖11是表示本實施方式1的半導(dǎo)體器件制造方法的第九工序的概要截面圖，是表示將沿著圖1的XI-XI線的部分處的半導(dǎo)體器件完成后的結(jié)構(gòu)的概要截面圖。圖12是表示作為本實施方式1的比較例的高耐壓PMOS晶體管的結(jié)構(gòu)的概要截面圖。圖13是表示本實施方式2的第一實施例的高耐壓PMOS晶體管的結(jié)構(gòu)的概要截面圖。圖14是表示本實施方式2的第二實施例的高耐壓PMOS晶體管的結(jié)構(gòu)的概要截面圖。圖15是表示本實施方式2的第三實施例的高耐壓PMOS晶體管的結(jié)構(gòu)的概要截面圖。圖16是表示包含圖13的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式2的半導(dǎo)體器件的制造方法的、與實施方式1的圖5的工序相當(dāng)?shù)墓ば虻母乓孛鎴D。圖17是表示包含圖13的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式2的半導(dǎo)體器件的制造方法的、與實施方式1的圖8的工序相當(dāng)?shù)墓ば虻母乓孛鎴D。圖18是表示包含圖13的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式2的半導(dǎo)體器件的制造方法的、與實施方式1的圖10的工序相當(dāng)?shù)墓ば虻母乓孛鎴D。圖19是表示包含圖13的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式2的半導(dǎo)體器件的制造方法的、與實施方式1的圖11的工序相當(dāng)?shù)墓ば虻母乓孛鎴D。圖20是表示包含圖15的高耐壓PMOS晶體管和周邊的低電壓晶體管的本實施方式2的半導(dǎo)體器件的制造方法的、與實施方式1的圖8的工序相當(dāng)?shù)墓ば虻母乓孛鎴D。附圖標(biāo)記的說明BDR邊界部DR漏電極EXT外延層GE柵電極GI柵極絕緣膜GTE柵極端部HPLD ρ型高濃度區(qū)域LS元件分離膜NBL η型埋入層NLD η型低濃度區(qū)域NR η型雜質(zhì)區(qū)域NWR η型阱區(qū)域OX氧化硅膜PLD ρ型低濃度區(qū)域PPP ρ型極低濃度區(qū)域PPR ρ型埋入溝道PR ρ型雜質(zhì)區(qū)域PS多晶硅層PSR ρ 型區(qū)域
PffR ρ型阱區(qū)域RS光致抗蝕劑SO源電極Sff側(cè)壁絕緣膜TS硅化鎢層。
具體實施例方式以下、根據(jù)

本發(fā)明的實施方式。(實施方式1)首先，使用圖1說明半導(dǎo)體襯底SUB的主表面上的各元件形成區(qū)域的配置。參照圖1，本實施方式的半導(dǎo)體器件在半導(dǎo)體襯底SUB的主表面上例如具有高耐壓模擬I/O電路的形成區(qū)域、低電壓邏輯電路的形成區(qū)域、低電壓模擬電路的形成區(qū)域、以及所謂的SRAM (Static Random Access Memory 靜態(tài)隨機(jī)存取存儲器)的形成區(qū)域。上述高耐壓模擬I/O電路是能夠施加比通常情況高的驅(qū)動電壓來使用的、在電源電路與低電壓邏輯電路等之間輸入輸出電信號的電路。低電壓邏輯電路是指具有例如由多個MIS晶體管等構(gòu)成的邏輯電路等的控制電路、使用數(shù)字信號進(jìn)行運算的電路。低電壓模擬電路是指能夠以與低電壓邏輯電路相同的低電壓進(jìn)行驅(qū)動但使用模擬信號進(jìn)行運算的電路。SRAM包含多個MIS晶體管，被用作該半導(dǎo)體器件內(nèi)的數(shù)據(jù)的存儲元件。除此之外雖然沒有圖示，但是在該半導(dǎo)體器件中例如還具有電源電路的形成區(qū)域。該電源電路用于提供用于啟動上述各電路的電源電壓。在圖1的高耐壓模擬I/O電路中具有例如圖2的截面圖所示那樣的、具有ρ型埋入溝道的所謂高耐壓PMOS (Metal Oxide Semiconductor 金屬氧化物半導(dǎo)體)晶體管(高耐壓P溝道型晶體管)。在此，高耐壓PMOS是指例如具有10V以上的高漏極電壓的耐壓的、 P溝道型的MOS晶體管。參照圖2，高耐壓PMOS晶體管在例如由單晶硅構(gòu)成的半導(dǎo)體襯底SUB上形成有η 型埋入層NBL、η型阱區(qū)域NWR、以及ρ型低濃度區(qū)域(ρ型阱區(qū)域)PLD。此外，在圖2中雖然形成了多個η型阱區(qū)域NWR，但是在此僅被一對絕緣層LS夾持的區(qū)域構(gòu)成了進(jìn)行高耐壓 PMOS晶體管的動作的主要部分。在半導(dǎo)體襯底SUB的內(nèi)部形成有ρ型區(qū)域PSR。在該ρ型區(qū)域PSR上形成有η型埋入層NBL、η型阱區(qū)域NWR、以及ρ型低濃度區(qū)域(ρ型阱區(qū)域)PLD。ρ型低濃度區(qū)域PLD和η型阱區(qū)域NWR形成為與η型埋入層NBL相接。但是，ρ型低濃度區(qū)域PLD和η型阱區(qū)域NWR并不一定形成為與η型埋入層NBL相接。圖2左側(cè)的η型阱區(qū)域NWR和ρ型低濃度區(qū)域PLD被配置成在沿著半導(dǎo)體襯底 SUB主表面的方向(圖2的左右方向)上在邊界部BDR處相接。在圖2左側(cè)的η型阱區(qū)域NWR的內(nèi)部形成有η型雜質(zhì)區(qū)域NR和第二 ρ型雜質(zhì)區(qū)域冊。并且，在該η型阱區(qū)域NWR上形成有在沿著半導(dǎo)體襯底SUB主表面的方向上延伸的 P型埋入溝道PPR。η型雜質(zhì)區(qū)域NR通過將其上的基極電位BS與η型阱區(qū)域NWR電連接而具有將η型阱區(qū)域NWR的電位固定的作用。另外，第二 ρ型雜質(zhì)區(qū)域I3R例如是為了取出 PMOS晶體管的源電極SO而形成的區(qū)域。
在ρ型低濃度區(qū)域PLD的內(nèi)部形成有ρ型高濃度區(qū)域HPLD，并且在ρ型高濃度區(qū)域HPLD的內(nèi)部形成有第一 ρ型雜質(zhì)區(qū)域PR。ρ型高濃度區(qū)域HPLD是為了使ρ型低濃度區(qū)域PLD與第一 ρ型雜質(zhì)區(qū)域I3R之間的電連接更平滑而配置的區(qū)域。ρ型高濃度區(qū)域HPLD 的P型雜質(zhì)的濃度高于P型低濃度區(qū)域PLD的ρ型雜質(zhì)的濃度。另外，第一 P型雜質(zhì)區(qū)域ra例如是為了取出PMOS晶體管的漏電極DR而形成的區(qū)域。第一 P型雜質(zhì)區(qū)域ra的P型雜質(zhì)的濃度高于P型高濃度區(qū)域HPLD的P型雜質(zhì)的濃度。并且，在η型阱區(qū)域NWR(ρ型埋入溝道PPR)上的、尤其是第一 P型雜質(zhì)區(qū)域I3R與第二 P型雜質(zhì)區(qū)域I3R之間形成有柵極絕緣膜GI、柵電極GE、以及覆蓋它們的側(cè)面的側(cè)壁絕緣膜SW。柵電極GE形成在與漏電極DR (第一 ρ型雜質(zhì)區(qū)域PR)相比更靠近源電極SO (第二 P型雜質(zhì)區(qū)域PR)的區(qū)域上。通過形成這樣的結(jié)構(gòu)，柵電極GE與漏電極DR(第一 P型雜質(zhì)區(qū)域PR)的沿著主表面的方向上的距離變長，因此該P(yáng)MOS晶體管的漏極電壓的耐壓變高。在本實施方式的高耐壓PMOS中，η型阱區(qū)域NWR與ρ型低濃度區(qū)域PLD的邊界部 BDR配置在與柵電極GE的靠近漏電極一側(cè)(圖2的右側(cè))的端部(柵極端部GTE)相比更靠近漏電極DR的位置(圖2的右側(cè))上。另外，該高耐壓PMOS的ρ型埋入溝道PI5R與取出源電極SO的第二 P型雜質(zhì)區(qū)域ra電連接，在半導(dǎo)體襯底SUB的主表面上配置成沿著該主表面延伸。ρ型埋入溝道PI3R通過柵電極GE的正下方、即在俯視觀察時與柵電極GE相重疊的整個位置，并延伸到與柵極端部GTE相比更靠近漏電極DR的位置(圖2的右側(cè))。另外，將ρ型極低濃度區(qū)域PPP配置成與ρ型埋入溝道PI3R的漏電極DR側(cè)的端部相接。ρ型極低濃度區(qū)域PPP中的ρ型雜質(zhì)的濃度低于ρ型埋入溝道PPR、p型雜質(zhì)區(qū)域ra、 以及P型低濃度區(qū)域PLD的ρ型雜質(zhì)的濃度。ρ型極低濃度區(qū)域PPP中的ρ型雜質(zhì)的濃度是與構(gòu)成半導(dǎo)體襯底SUB的基底的ρ型區(qū)域PSR中的ρ型雜質(zhì)的濃度相同的程度。在此，ρ型埋入溝道PI5R在漏電極DR側(cè)的端部是指ρ型埋入溝道PPR中的、濃度變?yōu)樵谘由斓淖笥曳较蛏系闹醒氩康腜型雜質(zhì)區(qū)域濃度90%的與該中央部相比更靠近漏電極DR側(cè)的部分。尤其是當(dāng)通過高耐壓PMOS的細(xì)微化而柵電極GE的長度(圖2的左右方向)變短時，很難通過柵電極GE來控制漏極電流，有可能產(chǎn)生所謂的穿通現(xiàn)象。為了抑制該現(xiàn)象，配置P型極低濃度區(qū)域PPP并將高耐壓PMOS設(shè)為常關(guān)的狀態(tài)更為理想。具有以上的結(jié)構(gòu)的高耐壓PMOS與具有η型埋入溝道的所謂高耐壓NMOS晶體管 (高耐壓η溝道型晶體管)一起形成在半導(dǎo)體襯底SUB上，構(gòu)成高耐壓模擬I/O電路。另外，以與高耐壓模擬I/O電路并列的方式形成在半導(dǎo)體襯底SUB上的上述低電壓邏輯電路具有低電壓P溝道型晶體管(低電壓PMOQ和低電壓η溝道型晶體管(低電壓NMOQ。在此，低電壓是指以與高耐壓PMOS晶體管的驅(qū)動電壓(漏極電壓)相比相對較低的漏極電壓進(jìn)行驅(qū)動。一般來說，低電壓邏輯電路以5V以下的漏極電壓進(jìn)行驅(qū)動。接著，使用圖3 圖11說明高耐壓模擬I/O電路與低電壓邏輯電路被配置成在半導(dǎo)體襯底SUB上并列的、本實施方式的半導(dǎo)體器件的制造方法。參照圖3，半導(dǎo)體襯底SUB的形成高耐壓PMOS的區(qū)域、形成高耐壓NMOS的區(qū)域、 形成低電壓PMOS的區(qū)域、形成低電壓NMOS的區(qū)域各自的主表面上形成例如由氧化硅膜(SiO2)構(gòu)成的柵極絕緣膜GI。優(yōu)選柵極絕緣膜GI的厚度設(shè)為IOnm以上50nm以下。另外， 將要形成各區(qū)域上的元件進(jìn)行電分離的元件分離膜LS局部地形成在主表面上的所需要的部分上。元件分離膜LS由氧化硅膜構(gòu)成，通過LOCOS (local oxidation of silicon 硅局部氧化)法、STI (shallow trench isolation 淺溝槽隔離)法形成。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時形成η型埋入層NBL的區(qū)域上形成開口。參照圖4，以IMeV以上5MeV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如磷(P)離子，由此在半導(dǎo)體襯底SUB內(nèi)部的比主表面深一定厚度以上的區(qū)域形成η型埋入層NBL。上述一定厚度(圖4的上下方向)是指在接下來的工序中形成的η型阱區(qū)域NWR、 P型濃度區(qū)域PLD的厚度以上。然后，去除圖3的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時形成高耐壓PMOS的ρ型低濃度區(qū)域PLD的區(qū)域上形成開口。 此時，以形成的P型低濃度區(qū)域PLD的整體與在后工序中形成柵電極GE的區(qū)域相比更靠近漏電極側(cè)(圖4的右側(cè))的位置的方式形成光致抗蝕劑RS的圖案。參照圖5，例如以20keV以上500keV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如硼(B)、氟化硼(BF2)離子。其結(jié)果，在高耐壓PMOS區(qū)域的η型埋入層NBL上形成 P型低濃度區(qū)域PLD。然后，去除圖4的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時形成高耐壓NMOS的η型低濃度區(qū)域NLD的區(qū)域上形成開口。參照圖6，例如以20keV以上2000keV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如磷離子。其結(jié)果，在高耐壓NMOS區(qū)域上以與半導(dǎo)體襯底SUB的主表面(柵極絕緣膜GI)相接的方式形成η型低濃度區(qū)域NLD。然后，去除圖5的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時的高耐壓NMOS區(qū)域、低電壓NMOS區(qū)域的形成ρ型阱區(qū)域PWR 的區(qū)域上形成開口。參照圖7，例如以20keV以上IOOOkeV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如硼離子。其結(jié)果，在高耐壓NMOS區(qū)域和低電壓NMOS區(qū)域上以與半導(dǎo)體襯底SUB 的主表面(柵極絕緣膜GI)相接的方式形成ρ型阱區(qū)域PWR。ρ型阱區(qū)域PWR的厚度例如與P型低濃度區(qū)域PLD大致相同。然后，去除圖6的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時的高耐壓PMOS區(qū)域、低電壓PMOS區(qū)域的形成η型阱區(qū)域NWR 的區(qū)域上形成開口。此時，在高耐壓PMOS區(qū)域的、尤其是圖7的ρ型低濃度區(qū)域PLD的左側(cè)，以所形成的η型阱區(qū)域NWR在沿著主表面的方向上與ρ型低濃度區(qū)域PLD相接的方式形成光致抗蝕劑RS的圖案。參照圖8，首先，以150keV以上2000keV以下的能量從半導(dǎo)體襯底SUB的上方注入例如磷離子。之后，以20keV以上50keV以下的能量繼續(xù)從半導(dǎo)體襯底SUB的上方注入例如硼離子。其結(jié)果，在高耐壓PMOS區(qū)域、低電壓PMOS區(qū)域形成將η型阱區(qū)域NWR和其上的 P型埋入溝道PI3R層疊的結(jié)構(gòu)。即，η型阱區(qū)域NWR和ρ型埋入溝道PI3R使用相同的光致抗蝕劑RS (掩模)在時間上連續(xù)地形成。這樣高耐壓PM0S、低電壓PMOS—同被形成為埋入溝道型的晶體管。然后，去除圖7的光致抗蝕劑RS。如上所述，高耐壓PMOS區(qū)域中的ρ型低濃度區(qū)域PLD的整體形成在與形成柵電極 GE的區(qū)域相比更靠近漏極區(qū)域一側(cè)。因而，在此形成的η型阱區(qū)域NWR與ρ型低濃度區(qū)域 PLD的邊界部BDR形成在與柵極端部GTE相比更靠近漏極區(qū)域一側(cè)。另外，在此形成ρ型埋入溝道PPR的硼離子與形成η型阱區(qū)域NWR的磷離子相比注入的能量非常低。因此，P型埋入溝道PI3R在半導(dǎo)體襯底SUB的主表面方向上擴(kuò)散的距離與 η型阱區(qū)域相比較短。其結(jié)果，在ρ型埋入溝道PPR的端部(圖8的右側(cè)的、尤其是高耐壓 PMOS區(qū)域的ρ型低濃度區(qū)域PLD附近)形成雜質(zhì)濃度非常低的ρ型極低濃度區(qū)域ΡΡΡ。其中，優(yōu)選P型極低濃度區(qū)域PPP的靠近漏電極DR —側(cè)的端部形成為配置在與柵極端部GTE 相比更靠近漏電極DR —側(cè)。此外，通過本工序，在高耐壓PMOS區(qū)域的右側(cè)的η型阱區(qū)域NWR上也形成ρ型埋入溝道PPR。但是，該區(qū)域的P型埋入溝道Pra在高耐壓PMOS的動作上并不是必須的，因此在圖8和圖2中省略了圖示。根據(jù)同樣的理由，關(guān)于高耐壓PMOS區(qū)域的左側(cè)的η型阱區(qū)域 NWR上以外的區(qū)域中的P型極低濃度區(qū)域PPP也省略了圖示。接著，在半導(dǎo)體襯底SUB的主表面上，通過通常的加光膠版技術(shù)和蝕刻技術(shù)形成柵極絕緣膜GI的圖案、以及將其上的多晶硅層PS、硅化鎢層TS、氧化硅膜OX按該順序?qū)盈B后的圖案。多晶硅層PS、硅化鎢層TS以及氧化硅膜OX是相當(dāng)于圖2的柵電極GE的區(qū)域。 但是，也可以不形成硅化鎢層TS、氧化硅膜0Χ，例如形成僅由多晶硅層PS構(gòu)成的柵電極GE。接著，在半導(dǎo)體襯底SUB的主表面上通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時的高耐壓NMOS區(qū)域、低電壓NMOS區(qū)域的ρ型阱區(qū)域PWR上的形成有外延層的區(qū)域形成開口。參照圖9，例如以50keV以上200keV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入磷離子。其結(jié)果，在高耐壓NMOS區(qū)域和低電壓NMOS區(qū)域的ρ型阱區(qū)域PWR上形成作為η型雜質(zhì)區(qū)域的外延層ΕΧΤ。然后，去除圖8的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上的整個面形成例如具有30nm以上300nm以下的厚度的氧化硅膜。之后，通過通常的加光膠版技術(shù)和蝕刻技術(shù)(回蝕Etch Back)，將該氧化硅膜形成為覆蓋各柵電極GE、柵極絕緣膜GI的側(cè)面的側(cè)壁絕緣膜SW。接著，在半導(dǎo)體襯底SUB的主表面上，通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時的高耐壓NMOS區(qū)域、低電壓NMOS區(qū)域的、在η型阱區(qū)域 NWR、外延層EXT上形成源極區(qū)域、漏極區(qū)域的區(qū)域以及柵電極上形成開口。參照圖10，以30keV以上70keV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如砷(As)離子。其結(jié)果，在高耐壓NMOS區(qū)域、低電壓NMOS區(qū)域的η型阱區(qū)域NWR、外延層EXT上形成作為源極區(qū)域SO、漏極區(qū)域DR的η型雜質(zhì)區(qū)域NR0在此，圖9的光致抗蝕劑 RS以及高耐壓NMOS區(qū)域、低電壓NMOS區(qū)域的柵電極作為掩模而發(fā)揮功能。源極區(qū)域SO是取出源電極的雜質(zhì)區(qū)域，漏極區(qū)域DR是取出漏電極的雜質(zhì)區(qū)域。然后，去除圖9的光致抗蝕劑RS。接著，在半導(dǎo)體襯底SUB的主表面上，通過通常的加光膠版技術(shù)形成如下的光致抗蝕劑RS的圖案在俯視觀察時的高耐壓PMOS區(qū)域、低電壓PMOS區(qū)域的η型阱區(qū)域NWR、 P型低濃度區(qū)域PLD上形成源極區(qū)域、漏極區(qū)域的區(qū)域上形成開口。
其中，在本實施方式中，在高耐壓PMOS區(qū)域中僅形成源極區(qū)域、漏極區(qū)域的區(qū)域?qū)庵驴刮g劑RS的圖案形成開口，但是在低電壓PMOS區(qū)域中幾乎對光致抗蝕劑RS整體形成開口。這在本實施方式中是為了通過掩膜對準(zhǔn)(mask offset)形成高耐壓PMOS區(qū)域的漏極區(qū)域。參照圖11，以20keV以上60keV以下的能量從半導(dǎo)體襯底SUB的主表面上方注入例如氟化硼離子。其結(jié)果，在高耐壓PMOS區(qū)域、低電壓PMOS區(qū)域的η型阱區(qū)域NWR、p型低濃度區(qū)域PLD上形成作為源極區(qū)域SO、漏極區(qū)域DR的ρ型雜質(zhì)區(qū)域冊。然后，去除圖10 的光致抗蝕劑RS。此時，在高耐壓PMOS區(qū)域上以光致抗蝕劑RS為掩模形成ρ型雜質(zhì)區(qū)域冊。但是，在低電壓PMOS區(qū)域上以柵電極GE為掩模形成ρ型雜質(zhì)區(qū)域冊。此外，優(yōu)選的是，在形成上述的作為源極區(qū)域SO、漏極區(qū)域DR的ρ型雜質(zhì)區(qū)域ra 之前，在P型低濃度區(qū)域PLD上形成雜質(zhì)濃度高于P型低濃度區(qū)域PLD且雜質(zhì)濃度低于P型雜質(zhì)區(qū)域I3R的ρ型高濃度區(qū)域HPLD。雖然在圖11中省略，但是在經(jīng)過以上的各工序之后， 通過進(jìn)行例如形成硅化物層、接觸層、配線的工序等，來形成圖1的俯視圖所示的高耐壓模擬I/O電路和低電壓邏輯電路。此外，以上的圖3 圖11和圖1的高耐壓PMOS構(gòu)造例如在阱區(qū)域、元件分離膜LS 的形狀上是不同的，這是因為是為了說明元件的設(shè)計而簡化后的附圖。圖3 圖11的工序順序是一個例子，也可以將一部分前后替換。另外，為了形成某區(qū)域而進(jìn)行的注入雜質(zhì)離子的工序可以一次性進(jìn)行，也可以分開多次進(jìn)行。另外，也可以根據(jù)需要在去除各工序中形成的光致抗蝕劑RS之后進(jìn)行熱處理。通過該熱處理，能夠調(diào)整所形成的各雜質(zhì)區(qū)域內(nèi)部的雜質(zhì)分布、抑制該雜質(zhì)區(qū)域內(nèi)部的晶體缺陷的產(chǎn)生。下面，參照作為本實施方式的比較例的圖12的同時說明本實施方式的作用效果。參照圖12，在比較例中也具有與本實施方式所涉及的圖2的高耐壓PMOS大致相同的結(jié)構(gòu)。但是，在圖12的埋入溝道型元件中，η型阱區(qū)域NWR與ρ型低濃度區(qū)域PLD的邊界部BDR配置在柵電極GE的正下方、即在俯視觀察時與柵電極GE重疊的位置上。在圖12 的高耐壓PMOS中也同樣地在半導(dǎo)體襯底SUB的主表面上形成有ρ型埋入溝道PPR。圖12的PMOS中的P型埋入溝道PI3R與本實施方式同樣地假設(shè)在形成η型阱區(qū)域 NWR之后，使用與形成η型阱區(qū)域NWR的掩模相同的掩模在時間上連續(xù)地形成。在這種情況下，ρ型埋入溝道PI3R配置在η型阱區(qū)域NWR上。因而，ρ型埋入溝道PPR的端部配置在柵電極GE的正下方，且在ρ型埋入溝道PPR的端部形成有ρ型雜質(zhì)濃度非常低的ρ型極低濃度區(qū)域ΡΡΡ。因而，在圖12的高耐壓PMOS處，在柵電極GE (柵極絕緣膜GI)正下方的主表面上存在雜質(zhì)濃度非常低的區(qū)域ΡΡΡ。因此，在區(qū)域PPP上，對柵電極GE施加的電壓所產(chǎn)生的電場效應(yīng)變?nèi)酰撝惦妷鹤兊梅浅８?，其結(jié)果有可能使該P(yáng)MOS的漏極電流變得非常小。但是，如本實施方式那樣，只要將η型阱區(qū)域NWR與P型低濃度區(qū)域PLD的邊界部 BDR配置在與柵極端部GTE相比更靠近漏電極DR —側(cè)而不是配置在柵電極GE的正下方即可，用與η型阱區(qū)域NWR相同的掩模連續(xù)地形成的ρ型埋入溝道PI3R也被形成為沿著主表面向漏電極DR側(cè)延伸。具體來說，ρ型埋入溝道PPR的端部被形成在與柵極端部GTE相比更靠近漏電極DR —側(cè)。因此，抑制柵電極GE正下方的ρ型埋入溝道PPR的雜質(zhì)濃度下降， 抑制由于柵電極GE所產(chǎn)生的電場效應(yīng)的下降而引起漏極電流下降。
因而，根據(jù)本實施方式，通過用同一掩模在時間上連續(xù)地形成η型阱區(qū)域NWR和ρ 型埋入溝道PPR，提高了形成它們的效率。這是因為如果用不同的掩模形成η型阱區(qū)域NWR 和P型埋入溝道PPR，則與本實施方式的制造方法相比，掩模的制造成本變高，形成該各區(qū)域的時間效率下降。因而，根據(jù)本實施方式，能夠提供一種可減少制造成本、確保足夠的漏極電流的與表面溝道型晶體管相比具有高可靠性的埋入溝道型的高耐壓PM0S。另外，根據(jù)本實施方式，如圖8的工序所示那樣同時(如共用那樣)形成高耐壓 PMOS區(qū)域的ρ型埋入溝道PI3R和低電壓PMOS區(qū)域的ρ型埋入溝道PPR。因而，形成ρ型埋入溝道PPR的效率進(jìn)一步提高，該ρ型埋入溝道PI3R構(gòu)成半導(dǎo)體襯底SUB的主表面上的互不相同的多種元件。其結(jié)果，能夠進(jìn)一步減少制造成本。其中，優(yōu)選的是，本實施方式的ρ型埋入溝道PPR的漏電極DR側(cè)的端部配置在沿著半導(dǎo)體襯底SUB的主表面的方向上與柵極端部GTE和第一 ρ型雜質(zhì)區(qū)域I3R的中間相比更靠近柵電極GE —側(cè)。這樣，能夠提高該P(yáng)MOS構(gòu)造的晶體管的電特性。(實施方式2)本實施方式與實施方式1相比不同點在于高耐壓PMOS晶體管的結(jié)構(gòu)。下面，參照圖13 圖15說明本實施方式的高耐壓PMOS晶體管。參照圖13，本實施方式的第一實施例的高耐壓PMOS晶體管具有與圖2所示的實施方式1的高耐壓PMOS晶體管大致相同的結(jié)構(gòu)。但是，在圖13中，在俯視觀察時與柵極端部 GTE重疊的位置上配置有作為元件分離膜的絕緣層LS。絕緣層LS優(yōu)選具有能夠形成到在圖的上下方向上比P型埋入溝道PPR的最下部(在圖的下側(cè)，P型埋入溝道PI3R與η型阱區(qū)域NWR的邊界)更深的位置的厚度。該絕緣層LS具有與圖中其它的絕緣層LS相同的材質(zhì)。優(yōu)選該絕緣層LS的至少一部分配置在柵極端部GTE的正下方。在圖13中，將該絕緣層LS的(在圖的左右方向上的)中央部配置成在俯視觀察時與柵極端部GTE相重疊。但是，也可以如圖14所示的本實施方式的第二實施例那樣將該絕緣層LS從圖13(在圖的左右方向上)向左側(cè)偏移后配置成在俯視觀察時與柵極端部GTE相重疊。圖14僅在上述的點與圖13不同。并且，該絕緣層LS在圖13和圖14中優(yōu)選具有ρ型埋入溝道PI3R的(圖的上下方向的)厚度以上的厚度。也就是說，絕緣層LS以完整地阻擋從源電極SO側(cè)沿著半導(dǎo)體襯底SUB的主表面延伸的ρ型埋入溝道的方式配置在柵極端部GTE的正下方。因此，ρ型埋入溝道PPR完全沒有配置在柵極端部GTE的正下方。在圖13 圖14中，例如與圖12同樣地將η型阱區(qū)域NWR與ρ型極低濃度區(qū)域 PLD的邊界部BDR配置在柵電極GE的正下方。但是，如圖15所示的本實施方式的第三實施例那樣，與圖2的實施方式1同樣地優(yōu)選將邊界部BDR配置在與柵極端部GTE相比靠近漏電極DR—例。在這種情況下，ρ型埋入溝道PPR的漏電極DR側(cè)的端部也配置在與柵極端部GTE相比更靠近漏電極DR —側(cè)更為理想。圖13 圖15所示的本實施方式的結(jié)構(gòu)在以上的點與圖2所示的實施方式1的結(jié)構(gòu)相比是不同的，其它的點與圖2所示的實施方式1的結(jié)構(gòu)相同，因此針對同一要素附加相同的附圖標(biāo)記，不重復(fù)說明。接著，與圖3 圖11同樣地，使用圖16 圖19說明具有包含圖13的高耐壓PMOS 的高耐壓模擬I/O電路、圖1的低電壓邏輯電路的本實施方式的半導(dǎo)體器件的制造方法。
參照圖16，在包含圖13的本實施方式的半導(dǎo)體器件的制造方法中也進(jìn)行與實施方式1的圖3 圖5所示的工序相同的處理。但是，在本實施方式中，在高耐壓PMOS區(qū)域的(圖的左右方向的)中央附近也形成有與其它的區(qū)域相同的元件分離膜LS這一點與實施方式1不同。優(yōu)選的是，該元件分離膜LS形成在與ρ型低濃度區(qū)域PLD相比靠近圖的左側(cè)的位置，形成到比P型埋入溝道PI3R所形成的最下部更深的位置，具有P型埋入溝道PPR 以上的厚度。參照圖17，在圖16所示的狀態(tài)之后進(jìn)行與實施方式1的圖6 圖8所示的工序相同的處理。其結(jié)果，形成在圖17的高耐壓PMOS區(qū)域的中央附近的元件分離膜LS的中央部被形成為在俯視觀察時與柵電極GTE相重疊。參照圖18，在圖17所示的狀態(tài)之后進(jìn)行與實施方式1的圖9、圖10所示的工序相同的處理。但是，在此為了下一個工序而形成的光致抗蝕劑RS的圖案在高耐壓PMOS區(qū)域、 低電壓PMOS區(qū)域幾乎都是整體形成了開口這一點與實施方式1的圖10所示的工序不同。參照圖19，在圖18所示的工序之后進(jìn)行與實施方式1的圖11所示的工序相同的處理。但是，在此在高耐壓PMOS區(qū)域、低電壓PMOS區(qū)域上都以各區(qū)域的柵極電壓GE為掩模形成P型雜質(zhì)區(qū)域冊。通過以上的過程形成有在高耐壓PMOS區(qū)域的柵電極GE的端部 GTE正下方形成了絕緣層LS的半導(dǎo)體器件。在以上的本實施方式的制造方法中，關(guān)于省略了與表示實施方式1的制造方法的各圖對應(yīng)的附圖的工序，基本上與實施方式1的制造方法相同。參照圖20，關(guān)于將具有圖15的形態(tài)的高耐壓PMOS構(gòu)造和低電壓PMOS構(gòu)造等組合得到的半導(dǎo)體器件的制造方法，也大致與上述的制造方法相同。圖20與圖8相比，只有在柵極端部GTE的正下方形成絕緣層LS這一點是不同的。該絕緣層LS在相當(dāng)于圖1的工序中形成。接著，針對本實施方式的作用效果進(jìn)行說明。在本實施方式的高耐壓PMOS中，在俯視觀察時與柵極端部GTE重疊的位置上配置有絕緣層LS。在本實施方式中也同樣地，高耐壓PMOS的η型阱區(qū)域NWR和其上的ρ型埋入溝道PI3R用同一掩模連續(xù)地形成。因此，在 P型埋入溝道PI3R中尤其是邊界部BDR附近形成雜質(zhì)濃度低且閾值電壓高的ρ型極低濃度區(qū)域PPP (參照圖15)。但是，在本實施方式中，由于將絕緣層LS配置成與上述區(qū)域PPP相重疊，因此在柵電極GE的正下方實質(zhì)上消除閾值電壓高的區(qū)域。因此，能夠抑制產(chǎn)生柵電極GE的電場效應(yīng)下降而高耐壓PMOS的漏極電流、可靠性下降等問題。另外，尤其是如圖15那樣，在邊界部BDR、區(qū)域PPP形成于與柵極端部GTE相比更靠近漏電極DR —側(cè)的高耐壓PMOS構(gòu)造中形成本實施方式的絕緣層LS時，則能夠進(jìn)一步提高抑制柵電極GE正下方的ρ型埋入溝道PPR的電場效應(yīng)下降的效果。本發(fā)明的實施方式2僅以上所述的各點與本發(fā)明的實施方式1不同。S卩，關(guān)于本發(fā)明的實施方式2，上面未記述的結(jié)構(gòu)、條件、過程、效果等全部依照本發(fā)明的實施方式1。本次公開的實施方式所有的內(nèi)容都是例示，不應(yīng)該認(rèn)為是限制性的。本發(fā)明的范圍并不是上述的說明，而是由權(quán)利要求書示出，意圖包含與權(quán)利要求書同等的意思和范圍內(nèi)的所有變更。本發(fā)明尤其能夠有利地應(yīng)用于具有高耐壓ρ溝道型晶體管的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，其具備高耐壓Ρ溝道型晶體管，在該半導(dǎo)體器件中，上述高耐壓Ρ 溝道型晶體管包括半導(dǎo)體襯底，其具有主表面且在內(nèi)部具有P型區(qū)域；P型阱區(qū)域，其配置在上述P型區(qū)域上且在上述主表面上，具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域；η型阱區(qū)域，其配置成在沿著上述主表面的方向上與上述P型阱區(qū)域相接，具有用于取出源電極的第二 P型雜質(zhì)區(qū)域；柵電極，其在沿著上述主表面的方向上，配置在上述第一 P型雜質(zhì)區(qū)域與上述第二 P型雜質(zhì)區(qū)域之間；以及P型埋入溝道，其配置在上述η型阱區(qū)域上，沿著上述主表面延伸，其中，上述η型阱區(qū)域與上述ρ型阱區(qū)域的邊界部配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述ρ型埋入溝道與上述第二 ρ型雜質(zhì)區(qū)域相接，上述ρ型埋入溝道的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，在上述半導(dǎo)體襯底的上述主表面上配置有絕緣層，該絕緣層在俯視觀察時與上述柵電極的靠近上述P型雜質(zhì)一側(cè)的端部相重疊，具有被配置到比上述P型埋入溝道的最下部更深位置的厚度。
4.一種半導(dǎo)體器件，其具備高耐壓ρ溝道型晶體管，在該半導(dǎo)體器件中，上述高耐壓P 溝道型晶體管包括半導(dǎo)體襯底，其具有主表面且在內(nèi)部具有P型區(qū)域；P型阱區(qū)域，其配置在上述P型區(qū)域上且在上述主表面上，具有用于取出漏電極的第一 P型雜質(zhì)區(qū)域；η型阱區(qū)域，其配置成在沿著上述主表面的方向上與上述ρ型阱區(qū)域相接，具有用于取出源電極的第二 P型雜質(zhì)區(qū)域；柵電極，其在沿著上述主表面的方向上，配置在上述第一 P型雜質(zhì)區(qū)域與上述第二 P型雜質(zhì)區(qū)域之間；以及P型埋入溝道，其配置在上述η型阱區(qū)域上，沿著上述主表面延伸，其中，在上述半導(dǎo)體襯底的主表面上配置有絕緣層，該絕緣層在俯視觀察時與上述柵電極的靠近上述P型雜質(zhì)一側(cè)的端部相重疊，具有被配置到比上述P型埋入溝道的最下部更深的位置的厚度。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，上述η型阱區(qū)域與上述ρ型阱區(qū)域的邊界部配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
6.根據(jù)權(quán)利要求4或5所述的半導(dǎo)體器件，其特征在于，上述P型埋入溝道與上述第二 P型雜質(zhì)區(qū)域相接，上述P型埋入溝道的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
7.根據(jù)權(quán)利要求1 6中的任一項所述的半導(dǎo)體器件，其特征在于，還具備低電壓P溝道型晶體管，該低電壓P溝道型晶體管被配置成在上述半導(dǎo)體襯底的上述P型區(qū)域上且在沿著上述主表面的方向上與上述高耐壓P溝道型晶體管并列，上述高耐壓P溝道型晶體管和上述低電壓P溝道型晶體管在上述主表面上共用上述P 型埋入溝道。
8.一種具備高耐壓P溝道型晶體管的半導(dǎo)體器件的制造方法，其形成上述高耐壓P溝道型晶體管的工序具備以下工序準(zhǔn)備具有主表面且在內(nèi)部具有P型區(qū)域的半導(dǎo)體襯底；在上述P型區(qū)域上且在上述主表面上形成具有用于取出漏電極的第一P型雜質(zhì)區(qū)域的 P型阱區(qū)域；將具有用于取出源電極的第二 P型雜質(zhì)區(qū)域的η型阱區(qū)域形成為在沿著上述主表面的方向上與上述P型阱區(qū)域相接；形成配置在上述η型阱區(qū)域上并沿著上述主表面延伸的P型埋入溝道；以及在沿著上述主表面的方向上的上述第一P型雜質(zhì)區(qū)域與上述第二P型雜質(zhì)區(qū)域之間形成柵電極，其中，形成上述η型阱區(qū)域的工序和形成上述P型埋入溝道的工序使用相同的掩模在時間上連續(xù)地進(jìn)行，將上述η型阱區(qū)域和上述ρ型阱區(qū)域形成為使上述η型阱區(qū)域與上述P型阱區(qū)域的邊界部被配置在與上述柵電極的靠近上述第一P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于，上述P型埋入溝道與上述第二 P型雜質(zhì)區(qū)域連接，上述P型埋入溝道的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部形成為配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
10.根據(jù)權(quán)利要求8或9所述的半導(dǎo)體器件的制造方法，其特征在于，還具有以下工序在上述半導(dǎo)體襯底的上述主表面上形成絕緣層，該絕緣層在俯視觀察時與上述柵電極的靠近上述P型雜質(zhì)一側(cè)的端部相重疊，具有被配置到比上述P型埋入溝道的最下部更深位置的厚度。
11.一種具備高耐壓P溝道型晶體管的半導(dǎo)體器件的制造方法，其形成上述高耐壓P溝道型晶體管的工序具備以下工序準(zhǔn)備具有主表面且在內(nèi)部具有P型區(qū)域的半導(dǎo)體襯底；在上述P型區(qū)域上且在上述主表面上形成具有用于取出漏電極的第一P型雜質(zhì)區(qū)域的 P型阱區(qū)域；將具有用于取出源電極的第二P型雜質(zhì)區(qū)域的η型阱區(qū)域形成為在沿著上述主表面的方向上與上述P型阱區(qū)域相接；形成配置在上述η型阱區(qū)域上并沿著上述主表面延伸的ρ型埋入溝道；以及在沿著上述主表面的方向上的上述第一P型雜質(zhì)區(qū)域與上述第二P型雜質(zhì)區(qū)域之間形成柵電極，其中，形成上述η型阱區(qū)域的工序和形成上述P型埋入溝道的工序使用相同的掩模在時間上連續(xù)地進(jìn)行，該制造方法還具有在上述半導(dǎo)體襯底的上述主表面上形成絕緣層的工序，該絕緣層在俯視觀察時與上述柵電極的靠近上述P型雜質(zhì)一側(cè)的端部相重疊，具有被配置到比上述P 型埋入溝道的最下部更深位置的厚度。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，上述η型阱區(qū)域與上述ρ型阱區(qū)域的邊界部形成在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
13.根據(jù)權(quán)利要求11或12所述的半導(dǎo)體器件的制造方法，其特征在于，上述ρ型埋入溝道與上述第二 ρ型雜質(zhì)區(qū)域連接，上述ρ型埋入溝道的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部配置在與上述柵電極的靠近上述第一 P型雜質(zhì)區(qū)域一側(cè)的端部相比更靠近上述第一 P型雜質(zhì)區(qū)域的位置上。
14.根據(jù)權(quán)利要求8 13中的任一項所述的半導(dǎo)體器件的制造方法，其特征在于，還具有以下工序形成低電壓P溝道型晶體管，該低電壓P溝道型晶體管被配置成在上述半導(dǎo)體襯底的上述ρ型區(qū)域上且在沿著上述主表面的方向上與上述高耐壓ρ溝道型晶體管并列，上述高耐壓P溝道型晶體管和上述低電壓P溝道型晶體管在上述主表面上共用上述P 型埋入溝道。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法，其不增加工序數(shù)、成本就形成了可靠性高的高耐壓p溝道型晶體管。上述半導(dǎo)體器件包括半導(dǎo)體襯底(SUB)，其具有主表面且在內(nèi)部具有p型區(qū)域；p型阱區(qū)域(PLD)，其配置在p型區(qū)域(PSR)上且在主表面上，具有用于取出漏電極(DR)的第一p型雜質(zhì)區(qū)域(PR)；n型阱區(qū)域(NWR)，其配置成在沿著主表面的方向上與p型阱區(qū)域(PLD)相接，具有用于取出源電極(SO)的第二p型雜質(zhì)區(qū)域(PR)；柵電極(GE)，其在沿著主表面的方向上，配置在第一p型雜質(zhì)區(qū)域(PR)與第二p型雜質(zhì)區(qū)域(PR)之間；以及p型埋入溝道(PPR)，其配置在n型阱區(qū)域(NWR)上，沿著主表面延伸。上述n型阱區(qū)域(NWR)與述p型阱區(qū)域(PLD)的邊界部配置在與柵電極(GE)的靠近第一p型雜質(zhì)區(qū)域(PR)一側(cè)的端部相比更靠近第一p型雜質(zhì)區(qū)域(PR)的位置上。
文檔編號H01L21/8238GK102569300SQ20111044348
公開日2012年7月11日 申請日期2011年12月20日 優(yōu)先權(quán)日2010年12月21日
發(fā)明者佐山弘和 申請人:瑞薩電子株式會社