專利名稱：勢壘肖特基與金氧半場效晶體管的整合結構及制造方法
技術領域：
本發(fā)明涉及一種金氧半場效晶體管(MOSFET)技術，具體涉及一種整合肖特基二極管的金氧半場效晶體管(MOSFET)的結構與制造該結構的制造方法。
背景技術：
電源轉換器經常應用于一個典型的脈沖寬度調制(PWM)電路，其目標是產生一直流-直流轉換器的輸出電壓，該轉換器的功率高邊金屬氧化半導體場效晶體管(MOSFET)以及該功率低邊MOSFET可修正該輸出電壓的功率。在操作當中，功率低邊(low side, LS)MOSFET由關閉態(tài)切換到開啟態(tài)通常需要較長的時間，在此時間周期里，當作用于漏極的電壓高于源極的電壓時，一內建二極管會開啟，一電流會經由漏極穿過該內建二極管并通往功率高邊M0SFET，造成在功率高邊MOSFET端有功率的損失。因此，為防止內建二極管開啟， 可通過一肖特基二極管與該內建二極管并聯(lián)以消除該內建二極管的反向恢復的功率損失。肖特基二極管的順向偏壓決定于該組件金屬與半導體之間的接觸面積，又稱為肖特基接面面積，越大的肖特積接面面積降低了該組件的順向電壓降及增加電流流量。因此，當一肖特基二極管與一內建二極管并聯(lián)且橫跨一 MOSFET的漏極及源極電極時，擁有較大的肖特基接面面積，能更有效的降低順傳導的功率損失，進而增進其功率使用的效率。當功率轉換器設計持續(xù)朝向更高的電壓以及更高的切換速度時，如何將肖特基二極管整合于一 MOSFET組件就變成一很重要的工作。在美國專利公開號2010/0258897 —案中披露了一設置在一 MOSFET組件的一溝槽接面勢壘肖特基二極管，以達到上述目標，其中，前述發(fā)明的溝槽接面勢壘肖特基二極管設置在該MOSFET的單元區(qū)中。在組件設計日益縮小的趨勢中，該發(fā)明的肖特基接面面積無法有效的縮小，以至于肖特基二極管的順向電壓差無法有效下降，進而降低組件的使用效率。

發(fā)明內容
為了克服上述現(xiàn)有技術存在的缺陷，本發(fā)明提出了一種肖特基二極管與金屬氧化半導體場效晶體管的整合結構及其制造方法，該結構提供一增加接觸面積的肖特基二極管，該接觸面積介于一肖特基勢壘金屬以及一半導體基板之間，利用較大的肖特基接面接觸面積以降低橫跨該肖特基二極管的順向電壓及增加電流流量，進而提升該肖特基二極管的特性及效能。在本發(fā)明的一具體實施中，披露了一種增加接觸面積的溝槽接面勢壘肖特基二極管結構，且形成于該肖特基勢壘金屬以及該半導體基板之間，其中至少包含一溝槽設置在兩個MOSFET之間以及一上部平臺鄰近該溝槽，一勢壘金屬覆蓋在該溝槽內部表面且延伸覆蓋至該上部平臺，以提升該肖特基接面的接觸面積。此外，為防止漏電流從兩個邊墻的相反側流經該溝槽底部之下，依據(jù)一預定的濃度值參雜于該溝槽底部之下的區(qū)域中使之成為一第二傳導型。本發(fā)明同時披露了具有多個溝槽及多個上部平臺的肖特基二極管，通過所述溝槽與平臺形成更大的肖特基接觸面面積，同時，令兩溝槽間的間距尺寸得以縮小，由此提升在MOSFET之間的溝槽使用率。本發(fā)明同時披露了一種肖特基二極管與MOSFET整合結構的制造方法，利用一絕緣層覆蓋在基板且延伸覆蓋至兩溝槽間的上部平臺之上，再使用光罩移除覆蓋在上部平臺的絕緣層；或者，不使用光罩來移除該覆蓋在上部平臺的絕緣層。本發(fā)明同時披露了一肖特基二極管與MOSFET整合結構，是利用一接觸金屬將該溝槽接面勢壘肖特基結構與該MOSFET的源極作電性連結。


圖IA為一種溝槽接面勢壘肖特基結構的剖視圖；圖IB為圖IA的另一剖視圖； 圖IC為一種包含防護層的溝槽接面勢壘肖特基結構的剖視圖；圖ID為制造該肖特基二極管的流程圖；圖2為將該肖特基二極管整合至一金氧半晶體管中的剖視圖；圖3為使用一光罩制作一肖特基二極管的流程圖；圖4A到4D為使用該光罩以及該制作流程的流程圖；圖5為不使用一光罩制作一肖特基二極管的流程圖；圖6A到6D為不使用該光罩以及制作該肖特基二極管的流程圖。附圖標記說明:100，200，300，400為η型半導體基板;102，202，306，406為溝槽；106a，212a，313a，413a 為第一邊墻；106b，212b，313b，413b 第二邊墻;108，207 為底部平臺；214，312為平臺；104a為第一上部平臺；104b為第二上部平臺；107，208，310，412為肖特基勢壘金屬；110，210，307，407為防護區(qū)；111為空乏區(qū)；S1 S4，Sll S17，S21 S26為制程步驟;204，316，414為接觸金屬;302，402為孤立區(qū);304，404為單元區(qū)；308，408為源極電極；309,409為閘極電極;303，403為內部井；305,405為絕緣層;311，411為接觸孔。
具體實施例方式本發(fā)明的詳細說明在隨后描述，這里所描述的較佳實施例是作為說明和描述的用途，并非用來限定本發(fā)明的范圍。第一實施例圖IA說明本發(fā)明的肖特基二極管的剖面圖。一 η型半導體基板100設有一溝槽102，該溝槽102包含一第一邊墻106a、一第二邊墻106b及一底部平臺108，該第二邊墻106b的位置相對于第一邊墻106a。該底部平臺108形成在該溝槽102的一端，溝槽102的另一端則形成一溝槽開孔相對應于該底部平臺108。在該溝槽開孔的旁邊，有一緊鄰該溝槽的上部平臺，例如，一第一上部平臺104a鄰近該溝槽102的右側以及一第二上部平臺104b鄰近該溝槽102的左側。該溝槽102的內部表面由該第一邊墻106a、該第二邊墻106b以及該底部平臺108的表面構成。一肖特基勢壘金屬107覆蓋在該溝槽102的內部表面，并延伸覆蓋至該第一上部平臺104a以及該第二平臺104b，以使多個肖特基接面形成于該第一上部平臺104a、第二上部平臺104b、第一邊墻106a、第二邊墻106b以及底部平臺108，所述接面形成一肖特基二極管。覆蓋在該η型半導體基板100的肖特基勢壘金屬107的面積為該接面肖特基結構的接面面積。該接面面積將影響該肖特基接面的勢壘高度，并在操作時影響該肖特基結構的順向偏壓差。本發(fā)明的肖特基勢壘金屬107除了覆蓋在第一邊墻106a、第二邊墻106b以及底部平臺108，且延伸覆蓋在該第一上部平臺104a以及該第二平臺104b的接面面積，則進而增加了該肖特基二極管的接面面積。請一并參考圖1B，該圖為圖IA中虛線B-B’的剖面圖。肖特基二極管全部的接面面積(Area)可表示為如下之方程式(I)Area = (tl+2Xd+t2+w) XL(I) 其中，tl為該第二上部平臺104b的寬度、t2為該第一上部平臺104a的寬度、w為該溝槽102的寬度、d為該溝槽102的深度以及L為該第一上部平臺104a、該第二上部平臺104b、該第一邊墻106a以及該第二邊墻106b的接觸面的長度。前述肖特基勢壘金屬107包含Ti/TiN、Co/TiN、Pt/TiN、Mo/TiN、Ni/TiN或其結合，以形成不同肖特基勢壘高度的肖特基接面，但并不局限。請參考圖1C，一防護區(qū)110位于該溝槽底部之下，且參雜一預定濃度值的P型參雜物，該防護區(qū)Iio與該η型半導體基板100間形成一空乏區(qū)111。該空乏區(qū)111防止了由該溝槽102的兩邊墻106a、106b分別形成的兩個肖特基接面所產生的漏電流穿過該溝槽102底部之下的防護區(qū)110。該空乏區(qū)111包含一帶有負電荷的P型離子化分子，用以排除該漏電流流經該溝槽102底部之下。在本較佳實施例中，該下部平臺108無法形成肖特基接面，因為該空乏區(qū)111會阻斷來自η型半導體基板100到下部平臺108之上的肖特基勢壘金屬107之間的電子流動。請參考圖1D，為說明前述肖特基二極管的制作方法，該制作方法包含下列步驟步驟S I :提供一第一傳導型的半導體基板；步驟S2 :在該第一傳導型的半導體基板上設置至少一溝槽及至少一上部平臺，且該至少一上部平臺鄰近該至少一溝槽；步驟S3 :在該溝槽的底部之下形成一區(qū)域，且該區(qū)域為一第二傳導型，且該第二傳導型與該第一傳導型的類型相反；步驟S4 :覆蓋一肖特基勢壘金屬在該至少一溝槽的內部表面，且使該肖特基勢壘金屬延伸覆蓋在該至少一上部平臺上。前述步驟SI提供一 η型半導體基板。前述步驟S2通過一微影制程在該η型半導體基板上開啟一溝槽，且鄰近于該溝槽的基板部分稱為上部平臺。前述步驟S3是在該溝槽底部之下參雜一 P型參雜物的區(qū)域。 前述步驟S4覆蓋一肖特基勢壘金屬在該溝槽的內部表面以及該上部平臺之上。至于肖特基二極管的具體結構已描述在前。第二實施例請參照圖2，該圖說明包含多個溝槽以及上部平臺的肖特基二極管的剖面圖，該肖特基二極管設置在一 η型半導體基板200。
溝槽202包含一第一邊墻212a、一第二邊墻212b及一底部平臺207。其中該第一邊墻212a相對該第二邊墻212b。一上部平臺214鄰近于該溝槽202。一肖特基勢壘金屬208覆蓋在該第一邊墻212a、第二邊墻212b、底部平臺207以及上部平臺214。一接觸金屬204覆蓋在該勢壘金屬208之上以使該肖特基二極管與外部訊號電性連結。一防護區(qū)210位于該底部平臺207之下且參雜一 P型參雜物以阻斷從該第一邊墻212a以及該第二邊墻212b相反側流經于該底部平臺207之下的漏電流。請繼續(xù)參照圖2，肖特基二極管全部的接面面積(Area)可由下列方程式表示
(4)Area = (p-w+2 Xd) XLXn (4)其中p為介于兩鄰近溝槽的間距、w為該溝槽202的寬度、η為該上部平臺的數(shù)量，d為該溝槽202的深度以及L為該接觸面積的長度(如圖IB所示)。 一接觸金屬204覆蓋在該肖特基勢壘金屬208之上，該接觸金屬204能將接觸點的電訊號連結至外部。該接觸金屬204包含AlCu、Tungsten/Al-Si或其結合,但并不局限。第三實施例請參照圖3，說明一種肖特基二極管與MOSFET的整合結構并使用一光罩的制程。該制程包含以下步驟步驟Sll :在一第一傳導型的半導體基板中形成一金氧半場效晶體管(MOSFET)，該金氧半場效晶體管(MOSFET)包含有一源極電極；步驟S12 :在該半導體基板上形成一絕緣層；步驟S13 :在該第一傳導型的半導體基板上設置至少一溝槽及至少一上部平臺，且該至少一上部平臺鄰近該至少一溝槽；步驟S14 :在該溝槽的底部之下形成一區(qū)域，且該區(qū)域為一第二傳導型，該第二傳導型與該第一傳導型的類型相反；步驟S15 :將該絕緣層從該至少一上部平臺之上移除；步驟S16 :覆蓋一肖特基勢壘金屬在該至少一溝槽的內部表面，且使該肖特基勢壘金屬延伸覆蓋在該至少一上部平臺上；步驟S17 :形成一接觸金屬覆蓋在該肖特基勢壘金屬之上，且該接觸金屬電性連結該源極電極。前述步驟Sll提供一 η型半導體基板并包含一溝槽閘極MOSFET組件，其中該溝槽閘極MOSFET組件包含在一半導體基板的單元區(qū)中的源極電極、閘極電極以及內部井。單元區(qū)為該溝槽閘極MOSFET組件所在的區(qū)域；以及一孤立區(qū)介于兩鄰近單元區(qū)之間的區(qū)域。前述步驟S12是將一絕緣層形成于該η型半導體基板上，且該絕緣層包含低溫氧化物(low temperature oxide,LT0)或是硼憐娃玻璃(Borphosphorsilikat glass,BPSG),但不限于此。前述步驟S13利用一黃光制程將一溝槽設于該孤立區(qū)。前述步驟S14通過一參雜制程在該溝槽底部之下區(qū)域參雜一 P型參雜物，且該P型參雜物包含硼(Boron)或BF2,但并不局限。前述步驟S15通過一黃光制程與一光罩移除在該孤立區(qū)中的絕緣層。前述步驟S16形成一肖特基勢壘金屬覆蓋在該溝槽內部表面以及該上部平臺之上。前述步驟S17在該肖特基二極管之上形成一接觸金屬，該接觸金屬填入該溝槽中且覆蓋該肖特基勢壘金屬。該接觸金屬可為AlCu、W/AlCu或是或其結合，但并不局限。前述的制程不局限于溝槽閘極M0SFET，可應用于其它類型的M0SFET。請參照圖4A 4D，說明利用前述制程完成的肖特基二極管與MOSFE的整合結構。如圖4A所示，一溝槽閘極MOSFET組件具有一 η型半導體基板300包含一孤立區(qū)302以及一單元區(qū)304，其中該單元區(qū)304包含源極電極308、閘極電極309以及內部井303。該孤立區(qū)302為不包含源極電極308、閘極電極309以及內部井303的區(qū)域。一絕緣層305覆蓋在該MOSFET之上，該絕緣層305包含LTO或BPSG，但并不局限。請繼續(xù)參照圖4Β，該孤立區(qū)302設有多個溝槽306，所述溝槽306分別包含一第一邊墻313a及一第二邊墻313b，該第一邊墻313a相對該第二邊墻313b。該單元區(qū)304具有至少一接觸孔311鄰近于該閘極電極309。一防護區(qū)307設在該溝槽306底部之下，該防護區(qū)307為P型參雜物并可通過一離子布植制程形成，該P型參雜物為B或是BF2，但并不局限。請繼續(xù)參照圖4C，移除孤立區(qū)302中的絕緣層305 (參見圖4B)，使一上部平臺312暴露出，同時，設在單元區(qū)的絕緣層305則仍覆蓋在一上部平臺314之上。 請繼續(xù)參照圖4D，一肖特基勢壘金屬310覆蓋在該溝槽306內部表面，并延伸覆蓋至該上部平臺312之上，進而使該肖特基接面形成在該第一邊墻313a、該第二邊墻313b以及該上部平臺312之上。然后，一接觸金屬316設于該肖特基勢壘金屬310之上。該接觸金屬316填滿該接觸孔311以使該肖特基二極管以及該源極電極308之間形成電性連結關系。該接觸金屬316可為AlCu、W/AlCu或其結合，但并不局限。在一具體實施中，該肖特基勢壘金屬310以及該接觸金屬316能在同一制程步驟同時形成。前述接觸孔311電性連結該源極電極308以及該肖特基勢壘金屬310。該肖特基勢壘金屬310的厚度應小于該溝槽306寬度的一半。因此，該接觸孔311電性連結該源極電極308以及該肖特基勢壘金屬310 ;另外，一漏極電極通過η型半導體基板與該組件連結，使該肖特基二極管與MOSFET的整合結構得以完成。第四實施例請參照圖5，說明前述肖特基二極管與MOSFET的整合結構且不使用一光罩的制程。其中步驟S21、S22、S23、S24以及S26分別與圖3的步驟Sll、S12、S13、S14以及S17相同，在此即不重新贅述。步驟S25于該孤立區(qū)中在不移除該絕緣層下形成一肖特基勢壘金屬，且該肖特基勢壘金屬覆蓋于該溝槽內部表面以及該絕緣層之上，然后將該覆蓋于該絕緣層上的肖特基勢壘金屬以CMP或是蝕刻制程的方式移除。前述制程不局限于溝槽閘極M0SFET，可應用于其它類型的M0SFET。請參照圖6Α 6D，說明利用前述制程完成的肖特基二極管與MOSFE的整合結構。如圖6Α所示，一溝槽閘極MOSFET組件具有一 η型半導體基板400包含一孤立區(qū)402以及單元區(qū)404，其中該單元區(qū)404包含源極電極408、閘極電極409以及內部井403。該孤立區(qū)402設于兩單元區(qū)之間。一絕緣層405覆蓋在該MOSFET之上，該絕緣層405包含LTO或BPSG，但并不局限。請參照圖6B，該孤立區(qū)402設有多個溝槽406，所述溝槽406分別包含一第一邊墻413a及一第二邊墻413b，該第一邊墻413a相對該第二邊墻413b。該單元區(qū)404 (請參見圖6A)具有多個接觸孔411鄰近該閘極電極409。一防護區(qū)407設于該溝槽406底部之下，該防護區(qū)407為P型參雜物并可通過離子布植制程形成，該P型參雜物可為B或是BF2，但并不局限。請參照圖6C，一肖特基勢壘金屬412形成于該溝槽406的內部表面以及該絕緣層405之上，其中該絕緣層405介于一上部平臺410以及該肖特基勢壘金屬412之間。該接觸孔411電性連結該源極電極408以及該肖特基勢壘金屬412。請參照圖6D，將絕緣層405之上的該肖特基勢壘金屬412移除，該移除方法可通過CMP制程或是蝕刻制程實現(xiàn)。一接觸金屬414形成在該肖特基勢壘金屬412之上。該接觸 金屬414填滿該接觸孔411以使該肖特基二極管以及該源極電極408形成電性連結關系。在一具體實施中，該肖特基勢壘金屬412以及該接觸金屬414可在同一制程步驟同時形成。因此，該MOSFET的源極電極408以及該肖特基二極管組件418被電性連結；且一漏極電極穿過該η型半導體基板400與該組件連結，使該肖特基二極管與MOSFET的整合結構得以完成。前述的半導體基板100、200、300以及400的傳導型為η型，該防護區(qū)110、210、307以及407的傳導型為P型；但是不限于此，前述半導體基板100、200、300以及400的傳導型亦可為P型，則該防護區(qū)110、210、307以及407的傳導型則為η型。以上這些實施例僅是范例性的，并不對本發(fā)明的范圍構成任何限制。本領域技術人員應該理解的是，在不偏離本發(fā)明的精神和范圍下可以對本發(fā)明技術方案的細節(jié)和形式進行修改或替換，但這些修改和替換均落入本發(fā)明的保護范圍內。
權利要求
1.一種溝槽接面勢壘肖特基及金氧半場效晶體管的整合結構，其特征在干，該結構包含一金氧半場效晶體管和一溝槽接面勢壘肖特基； 所述金氧半場效晶體管包括一源極電極，且該金氧半場效晶體管形成在一第一傳導型的半導體基板中； 所述溝槽接面勢壘肖特基形成于該第一傳導型的半導體基板中，并鄰近于該金氧半場效晶體管，其包含 一第一溝槽，設在該第一傳導型的半導體基板上； 一第一上部平臺，鄰近該第一溝槽； ー肖特基ニ極管勢壘金屬，覆蓋在該第一溝槽的內部表面，并延伸至該第一上部平臺上；以及 一接觸金屬，覆蓋在該肖特基ニ極管勢壘金屬之上，其中該接觸金屬電性連結該源極電極。
2.如權利要求I所述的整合結構，其特征在干，該金氧半場效晶體管還進一歩包含 ー溝槽開孔，設在該源極電極之中，且該溝槽開孔的內部表面覆蓋該接觸金屬，并通過該接觸金屬與該源極電極電性連結。
3.如權利要求I所述的整合結構，其特征在干，該溝槽接面勢壘肖特基還包含 一區(qū)域，為ー第二傳導型，并設置在該第一溝槽底部之下，且該第二傳導型與該第一傳導型的類型相反。
4.如權利要求I所述的整合結構，其特征在干，該溝槽接面勢壘肖特基還包含 一第二溝槽，鄰近該第一上部平臺，其中該肖特基ニ極管勢壘金屬覆蓋延伸至該第二溝槽的內部表面。
5.如權利要求4所述的整合結構，其特征在干，該溝槽接面勢壘肖特基還包含了 一第二上部平臺，鄰近該第二溝槽，其中該肖特基ニ極管勢壘金屬覆蓋延伸至該第二上部平臺之上。
6.如權利要求3所述的整合結構，其特征在于，該第一傳導型為n型，該第二傳導型為P型。
7.如權利要求3所述的整合結構，其特征在于，該第一傳導型為p型，該第二傳導型為n型。
8.如權利要求3所述的整合結構，其特征在于，該第二傳導型根據(jù)ー預定濃度值以使該區(qū)域阻斷ー漏電流。
9.如權利要求8所述的整合結構，其特征在干，該第一溝槽具有兩個相対的邊墻，該漏電流分別來自該兩個邊墻，且從該兩個邊墻的相反側流經該第一溝槽底部之下。
10.如權利要求I所述的整合結構，其特征在干，該溝槽接面勢壘肖特基還包含 一絕緣層，介于該肖特基ニ極管勢壘金屬以及該第一上部平臺之間。
11.如權利要求10所述的整合結構，其特征在于，該絕緣層包含氧化物。
12.ー種整合溝槽接面勢壘肖特基及金氧半場效晶體管的制作方法，其特征在于，該方法包含了以下的エ藝步驟 a.在一第一傳導型的半導體基板中形成一金氧半場效晶體管，該金氧半場效晶體管包含有一源極電極；b.使一溝槽接面勢壘肖特基形成于該第一傳導型的半導體基板中，且鄰近于該金氧半場效晶體管，所述步驟b包含了下列步驟 bl.在該第一傳導型的半導體基板上設置至少一溝槽及至少一上部平臺，且該至少一上部平臺鄰近該至少一溝槽； b2.覆蓋一肖特基二極管勢壘金屬在該至少一溝槽的內部表面，且使該肖特基二極管勢壘金屬延伸覆蓋在該至少一上部平臺上；以及 c.形成一接觸金屬覆蓋在該肖特基二極管勢壘金屬之上，且該接觸金屬電性連結該源極電極。
13.如權利要求12所述的制作方法，其特征在于，該步驟c還包含 在該源極電極之中設一溝槽開孔，且使該接觸金屬覆蓋在該溝槽開孔的內部表面，其中該溝槽開孔通過該接觸金屬與該源極電極電性連結。
14.如權利要求12所述的制作方法，其特征在于，該步驟bl還包含以下步驟 bll.在該溝槽的底部之下形成一區(qū)域，且該區(qū)域為一第二傳導型，且該第二傳導型與該第一傳導型的類型相反。
15.如權利要求14所述的制作方法，其特征在于，該區(qū)域使用離子布植制程形成。
16.如權利要求12所述的制作方法，其特征在于，該步驟bl還包含了 在設置該至少一溝槽之前，形成一絕緣層在該第一傳導型的半導體基板之上。
17.如權利要求16所述的制作方法，其特征在于，該步驟bl還包含了 在設置該至少一溝槽之后，將該絕緣層從該至少一上部平臺之上移除。
全文摘要
一種肖特基二極管與金屬氧化半導體場效晶體管(MOSFET)的整合結構及其制造方法。該整合結構提供一增加接觸面積的肖特基二極管，該接觸面積介于一肖特基勢壘金屬以及一半導體基板之間。較大的肖特基接面接觸面積能降低橫跨該肖特基二極管的順向電壓，進而提升該肖特基二極管的特性以及效能。本發(fā)明同時披露了具有多個溝槽及多個上部平臺的肖特基二極管，通過所述溝槽與平臺形成更大的肖特基接觸面面積，同時，縮小兩溝槽間的間距尺寸，由此提升在至少兩個MOSFET之間的溝槽使用率。
文檔編號H01L29/417GK102856363SQ20111044809
公開日2013年1月2日 申請日期2011年12月28日 優(yōu)先權日2011年6月29日
發(fā)明者戴嵩山, 李柏賢, 楊國良, 廖顯皜 申請人:大中集成電路股份有限公司