專利名稱：半導(dǎo)體芯片、堆疊型半導(dǎo)體封裝體及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的示意性實(shí)施例總體涉及一種半導(dǎo)體封裝體及其制造方法，更具體涉及一種具有形成在其中的導(dǎo)電凸起以便于封裝測(cè)試的半導(dǎo)體芯片、使用該半導(dǎo)體芯片的半導(dǎo)體封裝體及其制造方法。
背景技術(shù)：
隨著諸如移動(dòng)產(chǎn)品的小型化和高性能的電子產(chǎn)品的廣泛使用，一直努力追求小型化、高容量的半導(dǎo)體存儲(chǔ)器件。為了提高存儲(chǔ)容量，可在一個(gè)封裝體內(nèi)安裝和組裝多個(gè)半導(dǎo)體芯片。相比于提高半導(dǎo)體芯片的高集成度，通常認(rèn)為封裝能夠更有效和低成本地提高存儲(chǔ)容量。因此，人們做出各種嘗試以通過其中具有多個(gè)半導(dǎo)體芯片的多芯片封裝來提高半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)容量。多芯片封裝可以具有垂直構(gòu)型或水平構(gòu)型。垂直構(gòu)型包括多個(gè)垂直堆疊的半導(dǎo)體芯片，而且對(duì)于這種類型的具有高密度和高性能的多芯片封裝來說，硅通孔(TSV)是關(guān)鍵技術(shù)之一。采用硅通孔的封裝具有這樣的構(gòu)型多個(gè)半導(dǎo)體芯片在垂直方向上通過形成在各個(gè)晶片級(jí)的半導(dǎo)體芯片中的硅通孔而耦合。系統(tǒng)級(jí)封裝(以下稱為SIP)已知為一種封裝體，其中相同種類或各種不同種類的半導(dǎo)體器件在芯片水平或晶片水平上垂直堆疊，且堆疊的晶片或芯片通過硅通孔相互耦合。在這樣的SIP中，通過垂直堆疊相同種類的芯片可以增加數(shù)據(jù)存儲(chǔ)密度。此外，通過堆疊各種不同類型的芯片可以制造各種不同類型的封裝。另一方面，在將存儲(chǔ)芯片堆疊到基板上之前，需要測(cè)試存儲(chǔ)芯片的性能。存儲(chǔ)芯片包括形成在其下部中的大量凸塊(bump)，但是這些凸塊的尺寸和節(jié)距非常小。因此，難以進(jìn)行探針測(cè)試。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種半導(dǎo)體芯片及其制造方法，在實(shí)現(xiàn)精細(xì)的節(jié)距的同時(shí)， 對(duì)每個(gè)單獨(dú)封裝產(chǎn)品，該半導(dǎo)體芯片能夠測(cè)試電路層是否正常運(yùn)行以及電路層是否電耦
I=I O在實(shí)施例中，半導(dǎo)體芯片包括第一基板，具有一個(gè)表面和背對(duì)該一個(gè)表面的另一表面；第一測(cè)試TSV，從一個(gè)表面到另一表面貫穿該第一基板；以及導(dǎo)電凸起，電耦合到第一測(cè)試TSV并從另一表面突出。導(dǎo)電凸起可設(shè)置在基板的邊緣，導(dǎo)電凸起偏離該第一測(cè)試TSV的中心。半導(dǎo)體芯片可進(jìn)一步包括焊盤(land)部分，其耦合導(dǎo)電凸起和第一測(cè)試TSV。焊盤部分可以通過重排互連而耦合到第一測(cè)試TSV。在實(shí)施例中，半導(dǎo)體封裝體包括基板；堆疊在該基板上的兩個(gè)或更多個(gè)半導(dǎo)體芯片，每個(gè)半導(dǎo)體芯片包括一個(gè)表面和背對(duì)該一個(gè)表面的另一表面以及從一個(gè)表面到另一表面貫穿半導(dǎo)體芯片的測(cè)試TSV;以及導(dǎo)電凸起，從半導(dǎo)體芯片之中的最上面的半導(dǎo)體芯片的另一表面突出并電耦合到測(cè)試TSV。導(dǎo)電凸起可設(shè)置在基板的邊緣，導(dǎo)電凸起偏離第一測(cè)試TSV的中心。半導(dǎo)體封裝體可進(jìn)一步包括形成在最上方的半導(dǎo)體芯片的另一表面上并且連接導(dǎo)電凸起和測(cè)試TSV的焊盤部分。焊盤部分可通過重排互連而耦合到測(cè)試TSV。半導(dǎo)體封裝體可進(jìn)一步包括基板與半導(dǎo)體芯片之間的控制器。在實(shí)施例中，半導(dǎo)體封裝體的制造方法包括在第二半導(dǎo)體芯片上堆疊第一半導(dǎo)體芯片；第一半導(dǎo)體芯片具有一個(gè)表面和背對(duì)該一個(gè)表面的另一表面并包括從一個(gè)表面到另一表面貫穿第一半導(dǎo)體芯片的第一測(cè)試TSV ；在第一半導(dǎo)體芯片的另一表面上形成絕緣層，并圖案化絕緣層以暴露第一測(cè)試TSV;以及形成導(dǎo)電凸起，其電耦合到暴露的第一測(cè)試 TSV并從另一表面突出。該方法可進(jìn)一步包括在形成導(dǎo)電凸起之前形成焊盤部分，其電耦合暴露的第一測(cè)試TSV與導(dǎo)電凸起。導(dǎo)電凸起可設(shè)置在第一半導(dǎo)體芯片的邊緣，導(dǎo)電凸起偏離第一測(cè)試TSV的中心。導(dǎo)電凸起的形成可包括在第一半導(dǎo)體芯片上定位掩膜；在掩膜的開口部分中放置焊料球；以及執(zhí)行回流工藝使焊料球熔接到第一測(cè)試TSV。


從下面結(jié)合附圖的更詳細(xì)的描述可更清晰的理解上面以及其他方面、特征和其他的優(yōu)點(diǎn)，其中圖1和圖2分別為示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片的局部結(jié)構(gòu)的平面圖和截面圖；圖3和圖4為示出根據(jù)本發(fā)明的實(shí)施例半導(dǎo)體芯片的局部結(jié)構(gòu)的截面圖；圖5A至圖5C為示出根據(jù)本發(fā)明的實(shí)施例的導(dǎo)電凸起的各種示例的截面圖；圖6A-6G為示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片的制造方法的截面圖；圖7A和圖7B為示出根據(jù)本發(fā)明的實(shí)施例的堆疊型半導(dǎo)體封裝的局部結(jié)構(gòu)的截面圖；以及圖8A至圖8E為示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體封裝的制造方法的截面圖。
具體實(shí)施例方式以下，將參照附圖來描述本發(fā)明的實(shí)施例。但是，實(shí)施例僅用于示意目的而并不旨在限制本發(fā)明的范圍。圖1和圖2分別為示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片的局部結(jié)構(gòu)的平面圖和截面圖。圖2示出沿著圖1中的線A-A—的截面。參照?qǐng)D1和圖2，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片400包括第一基板401、第一測(cè)試TSV 540和導(dǎo)電凸起700。第一基板401具有第一表面401a和背對(duì)第一表面401a的第二表面401b。第一表面401a包括有源區(qū)402，諸如晶體管的半導(dǎo)體器件形成在有源區(qū)402中。此外，第一基板 401可包括互連層(未示出)，其將半導(dǎo)體器件電耦合到另一器件或功能單元。
第一測(cè)試TSV 540從第一表面401a到第二表面401b貫穿第一基板401而形成。 第一基板401可包括形成在其中的多個(gè)測(cè)試TSV，但是測(cè)試TSV 540總體稱為第一測(cè)試TSV 5400第一測(cè)試TSV 540可耦合到第一基板401內(nèi)側(cè)的電路層(未示出)，以測(cè)試電路是否正常運(yùn)行。電路層可包括用于施加電信號(hào)到半導(dǎo)體器件的互連層，該半導(dǎo)體器件例如為形成在第一基板401的有源區(qū)402中的半導(dǎo)體器件。導(dǎo)電凸起700電耦合到第一測(cè)試TSV M0，且其形狀或材料不受限。例如，導(dǎo)電凸起700可形成為各種形狀，例如半球形、球形和六棱柱形，以及如圖2所示的蘑菇形，這將會(huì)在下面更詳細(xì)描述。由于導(dǎo)電凸起700成為電路徑，因此導(dǎo)電凸起700可包括導(dǎo)電材料，例如導(dǎo)電聚合物、其衍生物、金屬、或?qū)щ娋酆衔锖徒饘俚膹?fù)合材料。例如，導(dǎo)電凸起700可包括選自由導(dǎo)電聚合物及其衍生物，例如聚苯胺、聚噻吩、聚(3，4_乙烯基二氧噻吩)、聚吡咯和PPV(聚苯乙烯撐)構(gòu)成的組中的一種或多種。此外，導(dǎo)電凸起700可包括選自由金(Au)、 銀(Ag)、銅(Cu)、鋁(Al)、鎳(Ni)、鎢(W)、鈦(Ti)、鉬(Pt)、鈀(Pd)、錫(Sn)、鉛(1 )、鋅 (Zn) JB an)、鎘(Cd)、鉻(Cr)和鉬(Mo)構(gòu)成的組中的一種或多種金屬。焊盤部分420用于電耦合導(dǎo)電凸起700和第一測(cè)試TSV 5400焊盤部分420可通過重排互連(未示出)而被耦合到第一測(cè)試TSV 5400由于焊盤部分420成為第一測(cè)試TSV 540和導(dǎo)電凸起700之間的電耦合路徑，焊盤部分420可包括導(dǎo)電材料，例如導(dǎo)電聚合物、其衍生物、金屬、或?qū)щ娋酆衔锱c金屬的復(fù)合材料。這里，焊盤部分420可包括選自由Au、Ag、 Cu、Al、Ni、W、Ti、Pt、Pd、Sn、Pb、Zn、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬，并且可以具有多層結(jié)構(gòu)。當(dāng)導(dǎo)電凸起700直接耦合到第一測(cè)試TSV 540時(shí)，焊盤部分420可以省略。在第一基板401和導(dǎo)電凸起700之間，可插入第一絕緣層410和第二絕緣層430。 第一絕緣層410和第二絕緣層430可包括一種或多種有機(jī)絕緣材料和無機(jī)絕緣層材料?？梢允褂萌魏文軌?qū)崿F(xiàn)絕緣功能的材料。有機(jī)絕緣材料的示例包括聚酰亞胺、苯并環(huán)丁烯、光丙烯醛(Photoacryl)、聚酯、包括光致抗蝕劑的光敏樹脂、SiOCH, SiCHN和SiCH，無機(jī)絕緣材料的示例可包括氧化硅、氮化硅、碳化硅、金屬氧化物、SiC和SiCN。但是，本發(fā)明并不限于此。光致抗蝕劑可包括對(duì)光呈現(xiàn)感光反應(yīng)的敏化劑、形成薄膜本體的樹脂和用于溶解樹脂的有機(jī)溶劑，且正光致抗蝕劑和負(fù)光致抗蝕劑都可使用。在正性光致抗蝕劑的情況下， 線性酚醛清漆(novolak)、熱固性酚醛樹脂(resole)和酚醛樹脂可以用作樹脂，而二氮醌、 PMMA(聚甲基丙烯酸甲酯)及其衍生物可用作敏化劑。在使用負(fù)光致抗蝕劑的情況下，聚肉桂酸乙烯酯、DCPA (丙烯酸 2，3- 二氯-1-丙酯，2，3-dichloro-l-prophy-acrylate)和烯丙酯預(yù)聚物可用作樹脂。SiOCH、SiCHN和SiCH可包括利用聚有機(jī)硅烷通過等離子化學(xué)氣相沉積(CVD)方法形成的有機(jī)絕緣材料?？墒褂玫木塾袡C(jī)硅烷可包括選自三甲基乙烯基硅烷、三乙基乙烯基硅烷、二甲基二乙烯基硅烷、二乙基二乙烯基硅烷、甲基三乙烯基硅烷、乙基三乙烯基硅烷、 四乙烯基硅烷、四乙基硅烷和三乙基硅烷構(gòu)成的組中的一種或多種。此外，根據(jù)導(dǎo)電凸起700的形狀和位置，第一絕緣層410和第二絕緣層430 二者或其中任一可不存在。此外，第一信號(hào)TSV 640可形成在第一基板401中并可耦合到存在于第一基板401中的電路層(未示出)。
參照?qǐng)D1，多個(gè)導(dǎo)電凸起700可定位為離第一測(cè)試TSV 540的中心部分預(yù)定距離d 并且排列為一條線。此外，導(dǎo)電凸起700可以排成兩條線，兩條線之間具有雙倍距離，或三條線或更多條線。導(dǎo)電凸起700可定位在離開第一測(cè)試TSV 540的中心部分的半導(dǎo)體芯片的邊緣X處，但是本發(fā)明并不限于此。圖3和圖4為示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片的局部結(jié)構(gòu)的截面圖。參照?qǐng)D3，根據(jù)本發(fā)明的實(shí)施例的導(dǎo)電凸起700可以這樣的方式定位導(dǎo)電凸起 700的中心與第一測(cè)試TSV 540重合。參照?qǐng)D4，導(dǎo)電凸起700可直接連接到第一測(cè)試TSV 540,而可省略焊盤部分420和第二絕緣層430。圖5A至圖5C為示出根據(jù)本發(fā)明的實(shí)施例的導(dǎo)電凸起的各種示例的截面圖。參照?qǐng)D5A，導(dǎo)電凸起700可包括柱形部分700a和凸塊部分700b。柱形部分700a 和凸塊部分700b可由相同的材料或不同材料形成。這里，柱形部分700a可由金屬材料形成，而凸塊部分700b可包括焊料凸塊。例如，柱形部分700a可包括選自由Au、Ag、Cu、Al、 Ni、W、Ti、Pt、Pd、Sn、Pb、ai、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬，并且可具有多層結(jié)構(gòu)。凸塊部分700b可包括由Sn-Pb基合金焊料、Sn-Pb-Ag基合金焊料或SAC(Sn-Ag-Cu) 基合金焊料形成的焊料凸塊。由于柱形部分700a以這樣的方式形成，因此能夠有效減小半導(dǎo)體器件(芯片)的尺寸和重量。而且，第二絕緣層430可不存在，而柱形部分700a可由各種方法形成，該各種方法包括諸如無電鍍或電鍍的鍍覆、離子鍍覆、絲網(wǎng)印刷、旋涂、真空沉積和濺射。例如，施加和圖案化光致抗蝕劑材料以暴露要在其中形成柱形部分700a的區(qū)域，并且通過電鍍形成由銅形成的柱形部分700a和由焊料形成的凸塊部分700b。然后，去除光致抗蝕劑材料，通過回流工藝使得凸塊部分700b的表面形成為凸起狀。此外，用于釋放應(yīng)力的緩沖層可以形成在柱形部分700a下方。參照?qǐng)D5B，導(dǎo)電凸起700可以形成為球形。參照?qǐng)D5C，導(dǎo)電凸起700可以具有截面形成為三角形的上部。此外，導(dǎo)電凸起700可以制造成各種形狀。以下，參照?qǐng)D6A至圖6G，描述根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片的制造方法。在下面的描述中，將省略或簡(jiǎn)單描述與上面描述的內(nèi)容重復(fù)的部分。參照?qǐng)D6A，準(zhǔn)備半導(dǎo)體基板401，其具有第一表面401a和背對(duì)第一表面401a的第二表面401b。然后，通過已知半導(dǎo)體制造技術(shù)在第一表面401a上形成諸如晶體管的半導(dǎo)體器件。其中形成有半導(dǎo)體器件的區(qū)域稱為有源區(qū)402。嚴(yán)格來說，圖6A中的半導(dǎo)體基板 401不同于通過切割半導(dǎo)體基板401所得到的第一基板401。但是，為了便于描述，使用相同的參考標(biāo)號(hào)。在存儲(chǔ)器件的情況下，半導(dǎo)體基板401可包括單晶硅基板，但是本發(fā)明并不限于此。半導(dǎo)體基板401可包括由GaAs、LiTa03、LiNbO3或藍(lán)寶石形成的基板以及多晶硅基板。 這就是說，根據(jù)要形成的半導(dǎo)體器件可使用不同的基板。參照?qǐng)D6B，形成第一測(cè)試TSV 540和第一信號(hào)TSV 640。第一測(cè)試TSV540和第一信號(hào)TSV 640可以通過TSV形成技術(shù)而形成。例如，可在半導(dǎo)體基板的第一表面401a上形成接合墊(未示出)，相鄰于接合墊形成溝道。溝道可通過激光鉆孔或深反應(yīng)離子蝕刻 (RIE)方法形成，并可包括垂直溝道和錐形溝道。在溝道形成工藝之后，執(zhí)行化學(xué)或物理處理以去除在溝道形成工藝過程中產(chǎn)生的殘留物以便于后面的鍍覆工藝，從而改善鍍覆粘著性。然后，形成種子金屬層，以及通過電鍍?cè)跍系乐新裰脤?dǎo)電材料而形成第一測(cè)試TSV 5400 第一測(cè)試TSV 540和第一信號(hào)TSV 640可分別具有形成在其一端的前端凸塊MOl和6401。參照?qǐng)D6C，在其中形成有TSV 540和640的半導(dǎo)體基板401的第一表面401a上接合載體晶片110，并且研磨半導(dǎo)體基板401的第二表面401b以暴露TSV 540和640。這里，可以以這樣的方式進(jìn)行研磨暴露的TSVs的上表面的水平與半導(dǎo)體基板401的第二表面401b的水平相同。載體晶片110可由玻璃或硅形成。載體晶片110是暫時(shí)附著的，以容易處理由去除半導(dǎo)體基板401的上部(另一表面)至預(yù)定厚度而變薄的半導(dǎo)體基板401。 載體晶片110通過可容易去除的粘結(jié)劑形成的粘結(jié)層而粘附。減小半導(dǎo)體基板401厚度的研磨工藝可以通過用于制造半導(dǎo)體器件的典型的研磨裝置來進(jìn)行。例如，研磨工藝可利用研磨裝置進(jìn)行，研磨裝置包括裝載區(qū)、粗加工區(qū)、精加工區(qū)和卸載區(qū)。粗加工用來對(duì)裝載的基板的第二表面401b進(jìn)行粗磨，而精加工用來對(duì)基板的第二表面401b進(jìn)行更平滑的研磨。參照?qǐng)D6D，在半導(dǎo)體基板的被研磨的第二平面401b上形成第一絕緣層410，然后圖案化以暴露第一測(cè)試TSV 540的上部MOb。第一絕緣層410可以通過諸如旋涂、溶凝膠涂敷、深涂覆、真空沉積或化學(xué)氣相沉積(CVD)的薄膜形成工藝而形成。例如，當(dāng)?shù)谝唤^緣層410包括氧化硅時(shí)，可采用CVD或熱氧化法，而當(dāng)?shù)谝唤^緣層410包括光致抗蝕劑時(shí)，可采用旋涂?？筛鶕?jù)絕緣層材料的類型選擇使用第一絕緣層410的圖案化方法。例如，當(dāng)絕緣層材料為光致抗蝕劑時(shí)，可采用曝光和顯影方法。對(duì)于另一示例，當(dāng)絕緣層材料為氧化硅 (SiO2)時(shí)，光致抗蝕劑材料施加到氧化硅上，通過曝光和顯影進(jìn)行圖案化，然后通過采用 CF4/H2氣體的干蝕刻工藝或采用緩沖氫氟酸(BHF)的濕蝕刻工藝以使第一 TSV 540的上部 540b暴露。然后，利用諸如&等離子灰化的已知技術(shù)去除剩余的光致抗蝕劑。參照?qǐng)D6E，形成焊盤部分420以耦合到具有暴露的上表面的測(cè)試TSV540。焊盤部分420可通過無電鍍、電鍍、真空沉積或?yàn)R射而形成。例如，施加光致抗蝕劑，并通過曝光和顯影使得其中要形成焊盤部分420的區(qū)域暴露。然后，采用電鍍形成由金屬材料形成的焊盤部分。對(duì)于另一示例，首先沉積金屬材料，并施加光致抗蝕劑。然后，將其中要形成焊盤部分420的光致抗蝕劑部分通過光刻(lithography)工藝去除，并且利用剩余的光致抗蝕劑作為蝕刻掩膜通過諸如干蝕刻或濕蝕刻的蝕刻工藝圖案化沉積的金屬材料。參照?qǐng)D6F，形成和圖案化第二絕緣層430以暴露其中導(dǎo)電凸起要接觸焊盤的區(qū)域 420b。第二絕緣層430可包括與第一絕緣層410相同的材料或不同的材料，并且可通過相同的制造工藝或不同的制造工藝形成。根據(jù)第一絕緣層410的上述圖案化工藝可對(duì)第二絕緣層430執(zhí)行圖案化。參照?qǐng)D6G，分離粘附到半導(dǎo)體基板401的載體晶片110，貼上切割帶120，并將基板 400切割成單個(gè)半導(dǎo)體芯片。基板400的切割可以通過金剛石切割或激光切割執(zhí)行。下面將描述根據(jù)本發(fā)明的實(shí)施例的堆疊型半導(dǎo)體封裝體。根據(jù)本發(fā)明的實(shí)施例的堆疊型半導(dǎo)體封裝體可包括一個(gè)或多個(gè)半導(dǎo)體芯片的堆疊結(jié)構(gòu)。下面的描述將集中于例如三個(gè)半導(dǎo)體芯片(或插入體)的堆疊結(jié)構(gòu)。圖7A和7B為截面圖，示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的堆疊型半導(dǎo)體封裝體的
局部結(jié)構(gòu)。
參照?qǐng)D7A，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體封裝體包括堆疊在基板150上的多個(gè)半導(dǎo)體芯片200、300和400。基板150可包括印刷電路板(PCB)或封裝基板，在該封裝基板的中部耦合PCB和半導(dǎo)體芯片。控制器160可插入基板150和半導(dǎo)體芯片200之間?？刂破?160可包括具有諸如SER/DES電路的邏輯電路的控制芯片。例如，第一半導(dǎo)體芯片200和第二半導(dǎo)體芯片300可包括諸如FRAM或DRAM的存儲(chǔ)芯片。此外，相同類型或不同類型的半導(dǎo)體芯片可用作第一半導(dǎo)體芯片200和第二半導(dǎo)體芯片300。半導(dǎo)體芯片200、300和400分別包括測(cè)試TSV 520、530和540以及信號(hào)TSV 620、 630和640。各個(gè)半導(dǎo)體芯片的測(cè)試TSV和信號(hào)TSV在彼此對(duì)應(yīng)的位置對(duì)準(zhǔn)并互相耦合。各個(gè)半導(dǎo)體芯片200、300和400之間的空間填充有填隙材料810，而堆疊的半導(dǎo)體芯片通過諸如環(huán)氧樹脂模制材料(EMC)的模制材料820被最終模制成型。在封裝中堆疊的半導(dǎo)體芯片中排布在最上部的半導(dǎo)體芯片400包括耦合到測(cè)試 TSV 540并設(shè)置用于測(cè)試的導(dǎo)電凸起700。由于上面已經(jīng)描述過導(dǎo)電凸起700的形狀和材料，這里將省略其詳細(xì)描述。此外，與根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體芯片中所述結(jié)構(gòu)的構(gòu)件相同的構(gòu)件的詳細(xì)描述也被省略。圖7B示出半導(dǎo)體封裝的示例，其中一個(gè)或多個(gè)圖7A的堆疊型封裝體被水平安裝。 除了堆疊型封裝體是水平安裝之外，該半導(dǎo)體封裝體具有與圖7A中所示的相同結(jié)構(gòu)。因此，這里省略其詳細(xì)描述。參照?qǐng)D8A至圖8E，將描述根據(jù)本發(fā)明的實(shí)施例的堆疊型半導(dǎo)體封裝體的制造方法。首先，參照?qǐng)D8A，其中形成有第三TSV 520的插入體(或第三半導(dǎo)體芯片)200設(shè)置在載體晶片100上，而其中形成有第二測(cè)試TSV 530的第二半導(dǎo)體芯片300設(shè)置在插入體200上。這里，插入體200和第二半導(dǎo)體芯片300可分別包括形成在其中的第三信號(hào)TSV 620和第二信號(hào)TSV 630。而且，第三信號(hào)TSV 620和第二信號(hào)TSV 630在彼此對(duì)應(yīng)的位置上對(duì)準(zhǔn)，第二測(cè)試TSV 530和第三測(cè)試TSV 520也在彼此對(duì)應(yīng)的位置上對(duì)準(zhǔn)從而相互耦合。 插入體200和第二半導(dǎo)體芯片300之間的空間可由填隙材料810填充。參照?qǐng)D8B，通過圖6A至圖6G的工藝制造的第一半導(dǎo)體芯片400設(shè)置在第二半導(dǎo)體芯片300上。此時(shí)，第一測(cè)試TSV 540和第二測(cè)試TSV 530在彼此對(duì)應(yīng)的位置上對(duì)準(zhǔn)，第一信號(hào)TSV 640和第二信號(hào)TSV 630在彼此對(duì)應(yīng)的位置上對(duì)準(zhǔn)從而相互耦合。位于第一半導(dǎo)體芯片400和第二半導(dǎo)體芯片300之間的空間由填隙材料810填充。第一測(cè)試TSV 540和第二測(cè)試TSV530以及第一信號(hào)TSV 640和第二信號(hào)630分別通過介于其間但未示出的焊料膏、焊料凸塊或?qū)щ娬辰觿┫嗷ヱ詈?。參照?qǐng)D8C，焊料球放置在掩膜750的開口部分中，即在掩膜750設(shè)置于第一半導(dǎo)體芯片400上的狀態(tài)下的導(dǎo)電凸起接觸焊盤的區(qū)域。當(dāng)使用掩膜時(shí)，可以不用光致抗蝕劑或蝕刻工藝。掩膜750可包括金屬掩膜并由SUS304等形成，但是本發(fā)明并不限于此。此外， 可以涂覆焊膏，取代放置焊料球。參照?qǐng)D8D，去除掩膜750，然后通過回流工藝形成導(dǎo)電凸起700?；亓鞴に嚨臏囟瓤筛鶕?jù)所使用的焊料球的成分而不同，并可提高到所用焊料球的熔點(diǎn)或更高的溫度。例如， 用作通常的焊料的共晶I^b-Sn合金(63Sn/37Pb)具有183°C的熔點(diǎn)。因此，回流工藝的溫度可升到183°C或更高或比熔點(diǎn)高5至30°C的溫度，從而確保良好的焊料回流以及優(yōu)選的熔融質(zhì)量。圖8C和圖8D示出通過焊料球安放和回流工藝形成導(dǎo)電凸起的工藝，然而本發(fā)明并不限于此。也就是，施加(沉積)導(dǎo)電材料，施加光致抗蝕劑，通過諸如光學(xué)光刻、電子束光刻、X射線光刻或極UV光刻的光刻工藝進(jìn)行曝光和顯影，以及進(jìn)行蝕刻以形成所希望的圖形(導(dǎo)電凸起)。此外，導(dǎo)電膏可通過絲網(wǎng)印刷工藝施加，然后可進(jìn)行干燥或烘烤工藝以形成導(dǎo)電凸起。如上所述，導(dǎo)電凸起可包括具有柱形部分和凸塊部分的導(dǎo)電凸起?？梢岳萌魏沃圃旆椒?，且導(dǎo)電凸起的上部可形成為便于封裝測(cè)試凸?fàn)?。參照?qǐng)D8E，載體晶片110被分離，并通過切割工藝完成封裝。如果必要，可以執(zhí)行附加工藝。通過形成上述封裝，可以通過導(dǎo)電凸起700對(duì)每個(gè)單獨(dú)的封裝進(jìn)行測(cè)試。以上公開的本發(fā)明實(shí)施例用于示例目的。本領(lǐng)域的技術(shù)人員應(yīng)理解在不超出本發(fā)明所附權(quán)利要求公開的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變型、添加和替代。本申請(qǐng)要求2010年12月1日和2011年11月23日提交韓國(guó)知識(shí)產(chǎn)局的韓國(guó)申請(qǐng)第10-2010-0121243號(hào)和第10-2011-0123016號(hào)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過參考引入結(jié)合于此。
權(quán)利要求
1.一種半導(dǎo)體芯片，包括第一基板，具有第一表面和與背對(duì)該第一表面的第二表面； 第一測(cè)試硅通孔，從該第一表面到該第二表面貫穿該第一基板；以及導(dǎo)電凸起，耦合到該第一測(cè)試TSV并從該第二表面突出。
2.如權(quán)利要求1所述的半導(dǎo)體芯片，其中該導(dǎo)電凸起選自由金(Au)、銀(Ag)、銅(Cu)、 鋁(Al)、鎳(Ni)、鎢(W)、鈦(Ti)、鉬(Pt)、鈀(Pd)、錫(Sn)、鉛(1 )、鋅(Zn), 10 (In), Ig (Cd)、鉻(Cr)和鉬(Mo)構(gòu)成的組中的一種或多種金屬。
3.如權(quán)利要求1所述的半導(dǎo)體芯片，其中該導(dǎo)電凸起設(shè)置在該基板的邊緣，該導(dǎo)電凸起偏離該第一測(cè)試TSV的中心。
4.如權(quán)利要求1所述的半導(dǎo)體芯片，還包括耦合該導(dǎo)電凸起和該第一測(cè)試TSV的焊盤部分。
5.如權(quán)利要求4所述的半導(dǎo)體芯片，其中該焊盤部分通過重排互連耦合到該第一測(cè)試TSV。
6.如權(quán)利要求4所述的半導(dǎo)體芯片，其中該焊盤部分包括選自由Au、Ag、Cu、Al、Ni、W、 Ti、Pt、Pd、Sn、Pb、Zn、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬。
7.一種半導(dǎo)體封裝體，包括 基板；堆疊在該基板上的兩個(gè)或更多個(gè)半導(dǎo)體芯片，其中每個(gè)半導(dǎo)體芯片具有第一表面和背對(duì)該第一表面的第二表面，并包括從該第一表面到該第二表面貫穿該半導(dǎo)體芯片的測(cè)試硅通孔；以及導(dǎo)電凸起，從該半導(dǎo)體芯片之中最上面的半導(dǎo)體芯片的該第二表面突出并耦合到該測(cè)試娃通孑L。
8.如權(quán)利要求7所述的半導(dǎo)體封裝體，其中該導(dǎo)電凸起包括選自由Au、Ag、Cu、Al、Ni、 W、Ti、Pt、Pd、Sn、Pb、Zn、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬。
9.如權(quán)利要求7所述的半導(dǎo)體封裝體，其中該導(dǎo)電凸起位于該基板的邊緣，該導(dǎo)電凸起偏離該測(cè)試硅通孔的中心。
10.如權(quán)利要求7所述的半導(dǎo)體封裝體，還包括焊盤部分，形成在該最上面的半導(dǎo)體芯片的該第二表面上并耦合該導(dǎo)電凸起和該測(cè)試硅通孔。
11.如權(quán)利要求10所述的半導(dǎo)體封裝體，其中該焊盤部分通過重排互連耦合到該測(cè)試TSV。
12.如權(quán)利要求11所述的半導(dǎo)體封裝體，其中該焊盤部分包括選自由Au、Ag、Cu、Al、 Ni、W、Ti、Pt、Pd、Sn、Pb、Zn、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬。
13.如權(quán)利要求7所述的半導(dǎo)體封裝體，還包括該基板和該半導(dǎo)體芯片之間的控制器。
14.一種半導(dǎo)體封裝體的制造方法，包括在第二半導(dǎo)體芯片上設(shè)置第一半導(dǎo)體芯片，該第一半導(dǎo)體芯片具有第一表面和背對(duì)該第一表面的第二表面并包括從該第一表面到該第二表面貫穿該第一半導(dǎo)體芯片的第一測(cè)試硅通孔；在該第一半導(dǎo)體芯片的該第二表面上形成絕緣層，并圖案化該絕緣層，從而暴露該第一測(cè)試硅通孔；以及形成電耦合到該暴露的第一測(cè)試硅通孔并從該第二表面突出的導(dǎo)電凸起。
15.如權(quán)利要求14所述的方法，還包括在形成導(dǎo)電凸起之前，形成電耦合該暴露的第一測(cè)試硅通孔和該導(dǎo)電凸起的焊盤部分。
16.如權(quán)利要求14所述的方法，其中該導(dǎo)電凸起位于該第一半導(dǎo)體芯片的邊緣，該導(dǎo)電凸起偏離該第一測(cè)試硅通孔的中心。
17.如權(quán)利要求14所述的方法，其中該導(dǎo)電凸起的形成包括 在該第一半導(dǎo)體芯片上定位掩膜；在該掩膜的開口部分中放置焊料球；以及執(zhí)行回流工藝使得該焊料球熔接到該第一測(cè)試硅通孔。
18.如權(quán)利要求14所述的方法，其中該導(dǎo)電凸起包括選自由Au、Ag、Cu、Al、Ni、W、Ti、 Pt、Pd、Sn、Pb、Zn、In、Cd、Cr和Mo構(gòu)成的組中的一種或多種金屬。
19.如權(quán)利要求14所述的方法，其中該導(dǎo)電凸起包括柱形部分和凸塊部分。
20.如權(quán)利要求19所述的方法，其中該柱形部分包含銅，該凸塊部分包含焊料。
全文摘要
本發(fā)明公開了一種半導(dǎo)體芯片包括第一基板，其具有第一表面和背對(duì)該第一表面的第二表面；第一測(cè)試硅通孔(TSV)，從該第一表面到第二表面貫穿該第一基板；以及導(dǎo)電凸起，耦合到該第一測(cè)試TSV并從該第二表面突出。
文檔編號(hào)H01L21/60GK102593102SQ20111046317
公開日2012年7月18日 申請(qǐng)日期2011年12月1日 優(yōu)先權(quán)日2010年12月1日
發(fā)明者吳卓根 申請(qǐng)人:海力士半導(dǎo)體有限公司