專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，尤其涉及實(shí)現(xiàn)高速化及高集成化的半導(dǎo)體裝置。
背景技術(shù)：
在現(xiàn)有的半導(dǎo)體裝置中，使由雜質(zhì)擴(kuò)散層形成的晶體管的源極區(qū)域一直延伸到標(biāo)準(zhǔn)単元邊界，通過(guò)與標(biāo)準(zhǔn)単元列間共有的電源布線連接，從而確保了標(biāo)準(zhǔn)單元內(nèi)的布線資源并實(shí)現(xiàn)了標(biāo)準(zhǔn)單元的面積縮小。圖8是表示現(xiàn)有的半導(dǎo)體裝置的構(gòu)成例的圖，(a) (C)是布局俯視圖，(d)是(a)的線Y81-Y81’處的剖視圖、(e)是(b)的線Y82-Y82’處的剖視圖。圖8的構(gòu)成實(shí)現(xiàn)了圖9的電路圖。在圖9中，在電源布線VSS與端子A之間并聯(lián)連接有2個(gè)NMOS晶體管901，并在電源布線VSS與端子B之間串聯(lián)連接有2個(gè)NMOS晶體管902。在圖8(a) (c)中，位于
電源布線VSS的圖面上側(cè)的2個(gè)晶體管相當(dāng)于NMOS晶體管901，位于圖面下側(cè)的2個(gè)晶體管相當(dāng)于NMOS晶體管902。在圖8(a)中，成為經(jīng)由電位供給布線及接觸孔而從被設(shè)置在與相鄰的晶體管的邊界附近的電源布線VSS向各晶體管的源極區(qū)域供給電位的結(jié)構(gòu)。在此，在電源布線VSS的正下方設(shè)置有雜質(zhì)擴(kuò)散區(qū)域及接觸孔，由此成為對(duì)電源布線VSS進(jìn)行加固的結(jié)構(gòu)。在圖8(b)中，成為通過(guò)將各晶體管的源極區(qū)域一直引出到被設(shè)置在與相鄰的晶體管的邊界附近的電源布線VSS的正下方為止來(lái)設(shè)置接觸孔，從而向各晶體管的源極區(qū)域供給電位的結(jié)構(gòu)。在此，成為在電源布線VSS的正下方設(shè)置了雜質(zhì)擴(kuò)散區(qū)域及接觸孔來(lái)加固電源布線VSS的結(jié)構(gòu)。圖8(c)是圖8(b)的變形例，成為僅在各晶體管的源極區(qū)域擴(kuò)展到電源布線VSS為止的部分，在電源布線VSS的正下方設(shè)置了雜質(zhì)擴(kuò)散區(qū)域及接觸孔的結(jié)構(gòu)。相對(duì)于圖8(a)的結(jié)構(gòu)而言，在采取圖8(b)及(C)的結(jié)構(gòu)的情況下，由于無(wú)需使用從電源布線VSS到各晶體管的源極區(qū)域的布線區(qū)域，故可有效地活用在標(biāo)準(zhǔn)單元的單元高度縮小方面成為界限的布線資源，因此在芯片面積縮小方面成為有效的手段。即，自晶體管的源極區(qū)域起延伸的電位供給布線在圖8(a)中為金屬布線，相對(duì)于此，在圖8(b)、(c)中成為雜質(zhì)擴(kuò)散區(qū)域，由于不使用金屬布線的資源，故能夠縮小面積。然而，伴隨著半導(dǎo)體エ藝的微細(xì)化，開(kāi)始應(yīng)用多次重復(fù)柵電極的圖案化時(shí)的曝光エ序或蝕刻エ序、由此精度優(yōu)良地加工柵電極的技術(shù)。利用圖10，對(duì)柵電極的圖案化時(shí)多次應(yīng)用曝光エ序或蝕刻エ序的方法(復(fù)合エ序)所產(chǎn)生的效果進(jìn)行說(shuō)明。圖10(a)、(b)示出了以現(xiàn)有的単一エ序進(jìn)行柵電極的圖案化時(shí)的設(shè)計(jì)形狀與完成形狀的差別。圖10(a)是形成晶體管的源極漏極的雜質(zhì)擴(kuò)散區(qū)域和柵電極的設(shè)計(jì)形狀的布局結(jié)構(gòu)圖，示出使從雜質(zhì)擴(kuò)散區(qū)域突出的柵電極的端部在圖面上下的晶體管彼此之間面對(duì)面的結(jié)構(gòu)。圖10(b)示出了相對(duì)于圖10(a)的設(shè)計(jì)形狀的布局結(jié)構(gòu)的、柵電極的實(shí)際完成形狀。在此，OL是用于即便在產(chǎn)生了柵電極與雜質(zhì)擴(kuò)散區(qū)域的掩模錯(cuò)位(masks aremisaligned)的情況下源極區(qū)域與漏極區(qū)域也不會(huì)短路的柵電極的突出量，EX是柵電極圖案化時(shí)的細(xì)線圖案后退量，S是用于使同層間不會(huì)發(fā)生短路的分離間隔。再有，L是確保采取圖10(a)、(b)的構(gòu)成時(shí)的所希望的晶體管寬度所需的長(zhǎng)度。另ー方面，圖10(c)、(d)示出了以復(fù)合エ序進(jìn)行柵電極的圖案化時(shí)的設(shè)計(jì)形狀與完成形狀的差別。圖10(c)是形成晶體管的源極漏極的雜質(zhì)擴(kuò)散區(qū)域和柵電極的設(shè)計(jì)形狀的布局結(jié)構(gòu)圖，示出從雜質(zhì)擴(kuò)散區(qū)域突出的柵電極的端部在圖面上下的晶體管彼此之間被連接的結(jié)構(gòu)。再有，在圖面上下的晶體管的柵電極被連接的區(qū)域內(nèi)，設(shè)置有用于在后續(xù)エ序中除去柵電極的識(shí)別層1002。圖10(d)示出了與圖10(c)的設(shè)計(jì)形狀的布局結(jié)構(gòu)相対的、柵電極的實(shí)際完成形狀。在實(shí)際完成形狀中，成為圖面上下的晶體管的柵電極被分離的結(jié)構(gòu)。在此，OL是用于即便在產(chǎn)生了柵電極與雜質(zhì)擴(kuò)散區(qū)域的掩模錯(cuò)位的情況下源極區(qū)域與漏極區(qū)域也不會(huì)短路的柵電極的突出量，S’是由柵電極除去エ序而被分離的間隔，EX是在單一エ序中需要的柵電極圖案化時(shí)的細(xì)線圖案后退量、即圖10(d)中不需要的邊緣，相當(dāng)于圖面縱向上的尺 寸縮小量。如圖10所示，在以單ーエ序進(jìn)行了柵電極的圖案化的情況下，在圖面縱向上長(zhǎng)度需要L，相對(duì)于此，在以復(fù)合エ序進(jìn)行了柵電極的圖案化的情況下，形成相同性能的晶體管的情況下所需要的長(zhǎng)度為(L-2女EX)就可以了。由此能夠削減芯片面積。在先技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)I JP特開(kāi)2008-4790號(hào)公報(bào)(第11頁(yè)、圖3)

發(fā)明內(nèi)容
-發(fā)明要解決的技術(shù)問(wèn)題-然而，在現(xiàn)有的半導(dǎo)體裝置中存在以下的課題。圖11(a)、(b)是表示在上述的圖8(b)、(C)中示出的布局構(gòu)成中雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀的圖。在此，1101是雜質(zhì)擴(kuò)散區(qū)域的開(kāi)ロ區(qū)域的設(shè)計(jì)形狀，1102是雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀。1103表示設(shè)計(jì)形狀與實(shí)際完成形狀的晶體管寬度的尺寸差。如圖11所示，在進(jìn)行了使圖8(b)、(C)中示出的晶體管的源極區(qū)域擴(kuò)展到電源布線正下為止的設(shè)計(jì)的情況下，雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀1102通過(guò)環(huán)繞(rounding)而成為圖示的形狀。因而，在設(shè)計(jì)形狀1101與實(shí)際完成形狀1102中會(huì)產(chǎn)生晶體管寬度的尺寸差1103，從而成為電路誤動(dòng)作的原因。即，在現(xiàn)有的半導(dǎo)體裝置中，存在由于雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞而導(dǎo)致晶體管特性的偏差増大的問(wèn)題。圖12(a)、(b)是表示在圖8(b)、(C)中示出的布局構(gòu)成中以復(fù)合エ序進(jìn)行了圖10(c)、(d)中示出的柵電極的圖案化時(shí)的雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀的圖。在此，1201是雜質(zhì)擴(kuò)散區(qū)域的開(kāi)ロ區(qū)域的設(shè)計(jì)形狀，1202是雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀。1203表示設(shè)計(jì)形狀中的雜質(zhì)擴(kuò)散區(qū)域的開(kāi)ロ區(qū)域的分離寬度。如圖12所示，通過(guò)以復(fù)合エ序進(jìn)行柵電極的圖案化，從而雜質(zhì)擴(kuò)散區(qū)域的開(kāi)ロ區(qū)域的分離寬度1203變得極小，因此雜質(zhì)擴(kuò)散區(qū)域的實(shí)際完成形狀1202通過(guò)環(huán)繞而成為圖示的形狀。因而，在設(shè)計(jì)形狀1201與實(shí)際完成形狀1202中產(chǎn)生晶體管寬度的尺寸差，由此成為電路誤動(dòng)作的原因、或晶體管的源極與漏極被短路而引起的電路不良的原因。即，在現(xiàn)有的半導(dǎo)體裝置中，在以復(fù)合エ序進(jìn)行了柵電極的圖案化的情況下，會(huì)引起雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞導(dǎo)致的晶體管特性的偏差増大或雜質(zhì)擴(kuò)散區(qū)域的加工異常。另外，在為了回避該問(wèn)題而將雜質(zhì)擴(kuò)散區(qū)域的開(kāi)ロ區(qū)域的分離寬度1203設(shè)定得較寬的情況下，變得不能滿足由布局高度縮小帶來(lái)的芯片面積縮小的目的。鑒于上述的問(wèn)題，本發(fā)明的目的在于在半導(dǎo)體裝置中，實(shí)現(xiàn)小面積化，但不會(huì)引起雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞導(dǎo)致的晶體管特性的變動(dòng)或電路誤動(dòng)作。-解決問(wèn)題的技術(shù)手段-本發(fā)明的一種形態(tài)中，作為半導(dǎo)體裝置，其具備形成于基板上的第I雜質(zhì)擴(kuò)散區(qū)域；形成在位于所述第I雜質(zhì)擴(kuò)散區(qū)域的上層的布線層中并在第I方向上延伸的電位供給布線；與所述第I雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成且一直延伸到所述電位供給布線之下的 第I局部布線；以及對(duì)所述第I局部布線和所述電位供給布線進(jìn)行電連接的第I接觸孔。根據(jù)該形態(tài)，第I局部布線與第I雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成且延伸到電位供給布線之下。而且，利用第I接觸孔對(duì)第I局部布線和電位供給布線進(jìn)行電連接。即，為了實(shí)現(xiàn)從雜質(zhì)擴(kuò)散區(qū)域到電位供給布線的電連接，不利用金屬布線的資源而是利用與雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成的局部布線，因此不會(huì)受到雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞的影響，能夠縮小面積。-發(fā)明效果_根據(jù)本發(fā)明，通過(guò)采取按照與雜質(zhì)擴(kuò)散區(qū)域上表面相接的方式形成局部布線并引出至電位供給布線的正下的結(jié)構(gòu)，從而可以在不會(huì)使雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞所導(dǎo)致的晶體管特性變動(dòng)產(chǎn)生的情況下實(shí)現(xiàn)小面積化。


圖I是表示第I實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)是俯視圖，(b)、(C)及⑷是剖視圖。圖2是表示第I實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)是俯視圖，(b)、(C)及⑷是剖視圖。圖3是表示第I實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)是俯視圖，(b)、(C)及⑷是剖視圖。圖4是表示第2實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。圖5(a)、(b)及(C)是構(gòu)成圖4的半導(dǎo)體裝置的標(biāo)準(zhǔn)單元的電路圖。圖6是表示第3實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)是俯視圖，(b)、(c)及⑷是剖視圖。圖7是表示圖6的半導(dǎo)體裝置的電路構(gòu)成的電路圖。圖8是表示現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a) (C)是俯視圖、(d)、(e)是剖視圖。圖9是表示圖I 圖3、圖8的半導(dǎo)體裝置的電路構(gòu)成的電路圖。圖10是用于說(shuō)明柵極圖案化的特征的圖。圖11是表示單ーエ序中的設(shè)計(jì)形狀與完成形狀的差異的圖。
圖12是表示復(fù)合エ序中的設(shè)計(jì)形狀與完成形狀的差異的圖。
具體實(shí)施例方式以下，參照?qǐng)D面來(lái)說(shuō)明本發(fā)明實(shí)施方式。(第I實(shí)施方式)圖I是表示第I實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)是布局俯視圖、(b)是(a)的線Ya-Ya ’的剖視圖、(C)是(a)的線Yb-Yb ’的剖視圖、(d)是(a)的線Xa-Xa ’的剖視圖。圖I的半導(dǎo)體裝置實(shí)現(xiàn)圖9所示的電路。在圖I的構(gòu)成中，在基板上(未圖示)形成有構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域及柵電極，利用接觸孔來(lái)連接用于向晶體管供給電位的電位供給布線及局部布線。而且，為在圖面上下的晶體管間共有電位供給布線的結(jié)構(gòu)，且為在電位供給布線的正下隔著接觸孔而設(shè)置局部布線、進(jìn)而設(shè)置為在局部布線的正下相接雜質(zhì)擴(kuò)散區(qū)域的3層層疊結(jié)構(gòu)。各晶體管的源極區(qū)域與電位供給布線的連接是通過(guò)局部布線而被連接的結(jié)構(gòu)。SI是局部布線與漏極之 間的分離寬度，該漏極由構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域形成。S卩，在位于雜質(zhì)擴(kuò)散區(qū)域的上層的布線層形成有沿著圖面橫向(第I方向)延伸的電位供給布線13。與雜質(zhì)擴(kuò)散區(qū)域11上表面相接地形成的局部布線12—直延伸到電位供給布線13之下，通過(guò)接觸孔14a電連接電位供給布線13與局部布線12。再有，與雜質(zhì)擴(kuò)散區(qū)域21上表面相接地形成的局部布線22也一直延伸到電位供給布線13之下，通過(guò)接觸孔14c電連接電位供給布線13與局部布線22。進(jìn)而，與雜質(zhì)擴(kuò)散區(qū)域31上表面相接地形成的局部布線32也一直延伸到電位供給布線13之下。而且，局部布線12、32 —體地形成，電連接局部布線12、32與電位供給布線13的接觸孔被共用，并作為接觸孔14a而一體地形成。還有，在電位供給布線13之下的基板上形成了加固用雜質(zhì)擴(kuò)散區(qū)域41，與該加固用雜質(zhì)擴(kuò)散區(qū)域41上表面相接地形成有加固用局部布線42。通過(guò)接觸孔14a、14b、14c來(lái)電連接電位供給布線13和加固用局部布線42。接觸孔14a、14b、14c沿著電位供給布線13而配置在一條直線上。再有，加固用局部布線42和局部布線12、22、32 —體地形成。在此，由于局部布線和構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域以制造エ序上不同的層形成，故分離寬度SI的最小值主要由定位精度(accuracy of alignment)來(lái)決定,不會(huì)受到環(huán)繞所引起的尺寸變動(dòng)的影響。因而，與圖12(a)中示出的雜質(zhì)擴(kuò)散層的分離間隔1203相比，可以設(shè)定得足夠小。圖2是表示本實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的其他例子的圖。圖2的半導(dǎo)體裝置與圖I同樣地也實(shí)現(xiàn)圖9所示的電路，在該圖中(a)為布局俯視圖，(b)為(a)的線Yc-Yc，的剖視圖、(C)為(a)的線Yd-Yd ’的剖視圖、(d)為(a)的線Xb-Xb ’的剖視圖。圖2的構(gòu)成與圖I基本同樣，對(duì)于與圖I共同的構(gòu)成要素賦予同一符號(hào)，并在此省略其詳細(xì)的說(shuō)明。在圖2的構(gòu)成中，在基板上(未圖示)形成了構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域及柵電極，利用接觸孔來(lái)連接用于向晶體管供給電位的電位供給布線及局部布線。而且，為在圖面上下的晶體管間共有電位供給布線的結(jié)構(gòu)，且在電位供給布線的正下設(shè)置有雜質(zhì)擴(kuò)散區(qū)域。為各晶體管的源極區(qū)域和電位供給布線正下的雜質(zhì)擴(kuò)散區(qū)域的連接是基于局部布線的連接的結(jié)構(gòu)，為經(jīng)由局部布線上的接觸孔而與電位供給布線連接的結(jié)構(gòu)。S2是局部布線與漏極之間的分離寬度，該漏極由構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域形成。與圖I不同之處在于在電位供給布線13之下并未形成加固用局部布線。因而，即便在電位供給布線13正下并未設(shè)置局部布線的區(qū)域內(nèi)，也不經(jīng)由局部布線，而是通過(guò)接觸孔14d直接連接電位供給布線13和加固用雜質(zhì)擴(kuò)散區(qū)域41。再有，與雜質(zhì)擴(kuò)散區(qū)域21上表面相接地形成的局部布線22從電位供給布線13之下起進(jìn)ー步延伸到空閑區(qū)域。在此，由于局部布線和構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域由制造エ序上不同的層來(lái)形成，故分離寬度S2的最小值主要由定位精度來(lái)決定，不會(huì)受到環(huán)繞引起的尺寸變動(dòng)的影響。因而，與圖12(a)中示出的雜質(zhì)擴(kuò)散層的分離間隔1203相比，可以設(shè)定得非常小。另外，在圖2的構(gòu)成中，也可以構(gòu)成為在加固用雜質(zhì)擴(kuò)散區(qū)域41上設(shè)置并未與晶體管的源極區(qū)域直接連接的局部布線，并在其上設(shè)置接觸孔，而與電位供給布線13進(jìn)行連·接。圖3是表示本實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的其他例子的圖。圖3的半導(dǎo)體裝置也與圖I及圖2同樣地實(shí)現(xiàn)圖9所示的電路，該圖中，(a)為布局俯視圖、(b)為(a)的線Ye-Ye，的剖視圖、(C)為(a)的線Yf-Yf’的剖視圖、(d)為(a)的線Xc-Xc’的剖視圖。圖3的構(gòu)成和圖I基本同樣，對(duì)于與圖I共同的構(gòu)成要素賦予同一符號(hào)，并在此省略其詳細(xì)的說(shuō)明。在圖3的構(gòu)成中，在基板上(未圖示)形成了構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域及柵電極，利用接觸孔來(lái)連接用于向晶體管供給電位的電位供給布線及局部布線。而且，為在圖面上下的晶體管間共有電位供給布線的結(jié)構(gòu)，為各晶體管的源極區(qū)域和電位供給布線的連接是經(jīng)由電位供給布線正下的接觸孔的連接的結(jié)構(gòu)。S3是局部布線與由構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域所形成的漏極之間的分離寬度。與圖I的不同之處在于在電位供給布線13之下并未形成有加固用局部布線及加固用雜質(zhì)擴(kuò)散區(qū)域。再有，與雜質(zhì)擴(kuò)散區(qū)域21上表面相接地形成的局部布線22自電位供給布線13之下起進(jìn)ー步延伸到空閑區(qū)域。在此，由于利用制造エ序上不同的層來(lái)形成局部布線和構(gòu)成晶體管的雜質(zhì)擴(kuò)散區(qū)域，故分離寬度S3的最小值主要由定位精度來(lái)決定，不會(huì)受到環(huán)繞引起的尺寸變動(dòng)的影響。因而，與圖12(a)中示出的雜質(zhì)擴(kuò)散層的分離間隔1203相比，可以設(shè)定得非常小。根據(jù)本實(shí)施方式，通過(guò)采取按照與雜質(zhì)擴(kuò)散區(qū)域上表面相接的方式來(lái)形成局部布線并引出至電位供給布線的正下的結(jié)構(gòu)，從而不會(huì)使雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞引起的晶體管特性變動(dòng)產(chǎn)生，可以實(shí)現(xiàn)小面積化。(第2實(shí)施方式)圖4是表示第2實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的布局俯視圖。圖4的半導(dǎo)體裝置是通過(guò)將圖5所示的各電路標(biāo)準(zhǔn)単元化并將這些標(biāo)準(zhǔn)単元配置為陣列狀來(lái)構(gòu)成電路塊的。在圖4中，INV為反轉(zhuǎn)電路單元(invertercircuit cell)、2ND為2輸入NAND電路單元、2NR為2輸入NOR單元、TAP為向晶片或基板的電位供給單元。再有，在圖5中，(a)為反轉(zhuǎn)電路的電路圖、(b)為2輸入NAND電路的電路圖、(c)為2輸入NOR電路的電路圖，501為PMOS晶體管、502為NMOS晶體管。在圖4的結(jié)構(gòu)中形成有若干條第I實(shí)施方式中示出的、與雜質(zhì)擴(kuò)散區(qū)域上表面相接且被引出至電位供給布線的正下的局部布線。例如，局部布線401連接在圖面上下方向(第2方向)上夾著電位供給布線VDD而配置的2個(gè)晶體管的源極區(qū)域(雜質(zhì)擴(kuò)散區(qū)域411、412)和電位供給布線VDD。S卩、局部布線401自雜質(zhì)擴(kuò)散區(qū)域411上表面起，經(jīng)過(guò)電位供給布線VDD之下，然后延伸到雜質(zhì)擴(kuò)散區(qū)域412上表面。局部布線404自晶體管的源極區(qū)域(雜質(zhì)擴(kuò)散區(qū)域441)起,跨越標(biāo)準(zhǔn)單元列間的電位供給布線VSS,延伸到相鄰的標(biāo)準(zhǔn)單元列內(nèi)部的空閑區(qū)域442。局部布線406、407連接在圖面左右方向(第I方向)上相鄰的2個(gè)晶體管的源極區(qū)域(雜質(zhì)擴(kuò)散區(qū)域461、462或471、472)和電位供給布線VDD。局部布線406從雜質(zhì)擴(kuò)散區(qū)域461上表面擴(kuò)展到雜質(zhì)擴(kuò)散區(qū)域462上表面。再有，402為用于從電位供給布線VDD向晶片或基板供給電位的局部布線，403為用于從電位供給布線VSS向晶片或基板供給電位的局部布線。局部布線405對(duì)標(biāo)準(zhǔn)單元內(nèi)的匪OS晶體管與PMOS晶體管的漏極之間進(jìn)行連接。如圖4所示，局部布線401在夾著著電位供給布線VDD的上下的標(biāo)準(zhǔn)單元間被共有，為能夠一體形成的結(jié)構(gòu)。同樣地，局部布線404在夾著著電位供給布線VSS的上下的標(biāo)準(zhǔn)單元間被共有，為能夠一體形成的結(jié)構(gòu)。再有，局部布線406在左右相鄰的標(biāo)準(zhǔn)單元間被 共有，為能夠一體形成的結(jié)構(gòu)。通過(guò)采用這種結(jié)構(gòu)，從而可以將局部布線的面積確保為一定以上，提聞制造容易度。此外，也可以采取如局部布線405那樣對(duì)標(biāo)準(zhǔn)單元內(nèi)的NMOS晶體管與PMOS晶體管的漏極之間進(jìn)行連接的構(gòu)成，還可以采取如局部布線407那樣一體形成為經(jīng)由在圖面左右方向上相鄰的晶體管的源極區(qū)域而與電位供給布線VDD連接的構(gòu)成。另外，在圖4的結(jié)構(gòu)中，雖然采取如圖3中示出的在電位供給布線的正下不具備加固用雜質(zhì)擴(kuò)散區(qū)域的構(gòu)成，但也可以采取如圖I或圖2所示的、在電位供給布線正下具備加固用雜質(zhì)擴(kuò)散區(qū)域的構(gòu)成。根據(jù)本實(shí)施方式，通過(guò)采取按照與雜質(zhì)擴(kuò)散區(qū)域上表面相接的方式來(lái)形成局部布線并引出至電位供給布線正下的結(jié)構(gòu)，從而可以在不會(huì)使雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞導(dǎo)致的晶體管特性變動(dòng)產(chǎn)生的情況下實(shí)現(xiàn)小面積化，而且還可以提高局部布線的制造容易度。(第3實(shí)施方式)圖6是表示第3實(shí)施方式涉及的半導(dǎo)體裝置的結(jié)構(gòu)的圖，(a)為布局俯視圖、(b)為(a)的線Y1-Y1’的剖視圖、(c)為(a)的線X1-X1’的剖視圖、(d)為線X2-X2’的剖視圖。圖6的半導(dǎo)體裝置實(shí)現(xiàn)圖7所示的AND電路。在圖7中，701為PMOS晶體管、702為NMOS晶體管、AA及AB為輸入端子、AY為輸出端子。在圖6的結(jié)構(gòu)中，包含有第I及第2實(shí)施方式中示出的、針對(duì)電位供給布線VDD、VSS與晶體管的源極區(qū)域的連接、電位供給布線VDD、VSS與基板或晶片的連接、以及晶體管的漏極間的連接應(yīng)用局部布線的構(gòu)成。進(jìn)而，在圖6的結(jié)構(gòu)中，采取了也對(duì)柵電極連接局部布線的構(gòu)成。在圖6中，601為連接構(gòu)成AND電路的2輸入NAND電路的輸出和反轉(zhuǎn)電路的輸入的布線。布線601形成于與電位供給布線VDD，VSS相同的布線層中。602為柵電極、603為與柵電極602相接地形成的局部布線、604為對(duì)局部布線603與布線601進(jìn)行電連接的接觸孔。如圖6(d)所示，輸入端子AA、AB及元件間連接布線601經(jīng)由接觸孔及局部布線而與柵電極連接。由此，即便在將標(biāo)準(zhǔn)単元的高度(圖面上下方向)設(shè)定得較低的情況下，從電位供給布線VDD、VSS到晶體管的源極區(qū)域的引入布線也不會(huì)與元件間連接布線601互相干擾。因而，可以回避連接布線與元件間連接布線601對(duì)輸入端子AA、AB或輸出端子AY的干擾，可以縮小標(biāo)準(zhǔn)單元的面積。根據(jù)本實(shí)施方式，通過(guò)采取按照與雜質(zhì)擴(kuò)散區(qū)域上表面相接的方式形成局部布線并引出至電位供給布線的正下的結(jié)構(gòu)，從而可以在不會(huì)使雜質(zhì)擴(kuò)散區(qū)域的環(huán)繞導(dǎo)致的晶體管特性變動(dòng)產(chǎn)生的情況下實(shí)現(xiàn)小面積化，進(jìn)而通過(guò)將局部布線也兼用于柵電極，可以實(shí)現(xiàn)更進(jìn)一歩的小面積化。-エ業(yè)可用性_
本發(fā)明涉及的半導(dǎo)體裝置具有削減與加工精度及對(duì)位等相關(guān)的界限的效果，在 LSI等的高集成化、面積縮小、高速化及高可靠性化等方面是有用的。-符號(hào)說(shuō)明_
11、21、31雜質(zhì)擴(kuò)散區(qū)域12、22、32 局部布線13電位供給布線14a、14b、14c、14d 接觸孔41加固用雜質(zhì)擴(kuò)散區(qū)域42加固用局部布線401、404、406、407 局部布線411、412、441、461、462、471、472 雜質(zhì)擴(kuò)散區(qū)域442空閑區(qū)域601 布線602柵電極603局部布線604接觸孔
權(quán)利要求
1.一種半導(dǎo)體裝置，其具備 形成于基板上的第I雜質(zhì)擴(kuò)散區(qū)域； 形成在位于所述第I雜質(zhì)擴(kuò)散區(qū)域的上層的布線層中并在第I方向上延伸的電位供給布線； 與所述第I雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成且一 直延伸到所述電位供給布線之下的第I局部布線；以及 對(duì)所述第I局部布線和所述電位供給布線進(jìn)行電連接的第I接觸孔。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備 形成于所述基板上的第2雜質(zhì)擴(kuò)散區(qū)域； 與所述第2雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成且一直延伸到所述電位供給布線之下的第2局部布線；以及 對(duì)所述第2局部布線和所述電位供給布線進(jìn)行電連接的第2接觸孔。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在干， 所述第I及第2接觸孔沿著所述電位供給布線而配置在一條直線上。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在干， 所述第I及第2局部布線一體地形成， 所述第I及第2接觸孔被共用并一體地形成。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備 形成于所述電位供給布線之下的基板上的加固用雜質(zhì)擴(kuò)散區(qū)域；以及與所述加固用雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成且經(jīng)由接觸孔而與所述電位供給布線電連接的加固用局部布線， 所述加固用局部布線和所述第I局部布線一體地形成。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備形成于所述電位供給布線之下的基板上且經(jīng)由接觸孔而與所述 電位供給布線電連接的加固用雜質(zhì)擴(kuò)散區(qū)域。
7.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備第2雜質(zhì)擴(kuò)散區(qū)域，所述第2雜質(zhì)擴(kuò)散區(qū)域形成在所述基板上，且在與所述第I方向正交的方向、即第2方向上夾著所述電位供給布線而與所述第I雜質(zhì)擴(kuò)散區(qū)域相鄰， 所述第I局部布線自所述電位供給布線之下起，進(jìn)ー步延伸到所述第2雜質(zhì)擴(kuò)散區(qū)域上表面，且與所述第2雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成。
8.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備在與所述第I方向正交的方向、即第2方向上夾著所述電位供給布線而與所述第I雜質(zhì)擴(kuò)散區(qū)域相鄰的空閑區(qū)域， 所述第I局部布線自所述電位供給布線之下起進(jìn)ー步延伸到所述空閑區(qū)域。
9.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備形成于所述基板上且在所述第I方向上與所述第I雜質(zhì)擴(kuò)散區(qū)域相鄰的第2雜質(zhì)擴(kuò)散區(qū)域， 所述第I局部布線自所述第I雜質(zhì)擴(kuò)散區(qū)域上表面擴(kuò)展到所述第2雜質(zhì)擴(kuò)散區(qū)域上表面，且與所述第2雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成。
10.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 該半導(dǎo)體裝置還具備 柵電極； 形成于所述布線層的布線； 與所述柵電極相接地形成的第2局部布線；以及 對(duì)所述第2局部布線與所述布線進(jìn)行電連接的第2接觸孔。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置。局部布線(12)與雜質(zhì)擴(kuò)散區(qū)域(11)上表面相接地形成且延伸到電位供給布線(13)之下。而且，通過(guò)接觸孔(14a)來(lái)電連接局部布線(12)與電位供給布線(13)。即，為了實(shí)現(xiàn)從雜質(zhì)擴(kuò)散區(qū)域(11)到電位供給布線(13)的電連接而利用與雜質(zhì)擴(kuò)散區(qū)域上表面相接地形成的局部布線(12)。
文檔編號(hào)H01L27/04GK102870207SQ20118002181
公開(kāi)日2013年1月9日 申請(qǐng)日期2011年7月22日 優(yōu)先權(quán)日2010年10月26日
發(fā)明者田丸雅規(guī) 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社