專利名稱：用于提高bjt電流增益的低溫注入的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，且更具體地，本發(fā)明涉及集成電路中的離子注入層。
背景技術(shù)：
集成電路可包含npn雙極結(jié)晶體管(BJT)和η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，例如用以分別提供模擬功能和邏輯功能。NMOS晶體管的源極和漏極區(qū)域和npn BJT的發(fā)射極區(qū)域可同時形成以降低制造成本。形成源極和漏極區(qū)域和發(fā)射極區(qū)域的工藝步驟可包括離子注入大于6X IO13個原子/cm2劑量的砷，例如用以在NMOS晶體管中獲得理想的電阻。離子注入的砷可在發(fā)射極區(qū)域形成密度高于I X IO7個缺陷/cm2的射程末端(end-of-range)缺陷,有時被稱為位錯環(huán)(dislocation loops)。射程末端缺陷可能例如通過減小電流增益(也被稱為hfe)不利地影響npn雙極結(jié)晶體管的性能。后續(xù)熱退火可能不足以減小射程末端缺陷至期望水平，因為在NMOS晶體管實例中獲得期望的性能水平和成品率可通過在砷離子注入步驟后限制集成電路的總體熱曲線來實現(xiàn)。接收產(chǎn)生高于I X IO7個射程末端缺陷/cm2的劑量的離子注入以便例如提供電活性摻雜劑或非晶化集成電路的襯底的集成電路中的其它裝置可能由于射程末端缺陷而遭受性能參數(shù)的退化。

發(fā)明內(nèi)容
一種包括npn雙極結(jié)晶體管(BJT)和NMOS晶體管的集成電路可以通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且同時穿過注入屏蔽介電層以至少6X IO13個原子/cm2的劑量離子注入砷到npn BJT的發(fā)射極區(qū)域和NMOS晶體管的源極和漏極中。一種包括pnp BJT和P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管的集成電路可以通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且同時穿過注入屏蔽介電層以至少6X IO13個原子/cm2的劑量離子注入鎵和/或銦到pnp BJT的發(fā)射極區(qū)域和PMOS晶體管的源極和漏極中。一種包括注入?yún)^(qū)域的集成電路可以通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且穿過注入屏蔽介電層以可在冷卻到20°C到25°C的襯底中產(chǎn)生至少I X IO7個射程末端缺陷/cm2的劑量離子注入核素到注入?yún)^(qū)域中。


圖1描述了根據(jù)實施本發(fā)明原理的示例性實施例的形成集成電路的工藝。圖2是示出雙極結(jié)晶體管(BJT)中作為襯底溫度的函數(shù)的hfe的提高的圖表。圖3描述了根據(jù)經(jīng)修改實施例的形成集成電路的工藝。
具體實施例方式—種集成電路可通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且穿過注入屏蔽介電層以可在冷卻到20°C到25°C的襯底中產(chǎn)生至少IXlO7個射程末端缺陷/cm2的劑量離子注入核素到襯底的區(qū)域中。
在一個實施例中，離子注入步驟可包括以至少IXlO16個原子/cm2的劑量注入硼。在另一個實施例中，離子注入步驟可包括以至少8X IO14個原子/cm2的劑量注入磷。在進一步的實施例中，離子注入步驟可包括以至少7X IO13個原子/cm2的劑量注入鎵。在另一個實施例中，離子注入步驟可包括以至少6X1013個原子/cm2的劑量注入鍺。在進一步的實施例中，離子注入步驟可包括以至少6X IO13個原子/cm2的劑量注入砷。在另一個實施例中，離子注入步驟可包括以至少6X1013個原子/cm2的劑量注入銦。在進一步的實施例中，離子注入步驟可包括以至少6 X IO13個原子/cm2的劑量注入銻。在第一實施例中，一種包括npn BJT和NMOS晶體管的集成電路可通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且穿過注入屏蔽介電層同時以上面列出的劑量離子注入磷、砷和/或銻到npn BJT的發(fā)射極區(qū)域和NMOS晶體管的源極和漏極中。在第二實施例中，一種包括pnp BJT和P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管的集成電路可通過以下步驟形成:冷卻集成電路的襯底至5°C或更低溫度，并且穿過注入屏蔽介電層同時以上面列出的劑量離子注入硼、鎵和/或銦到pnp BJT的發(fā)射極區(qū)域和PMOS晶體管的源極和漏極中。在第三實施例中，一種包括注入?yún)^(qū)域的集成電路可通過以下步驟形成:冷卻集成電路的襯底至5°c或更低溫度，并且穿過注入屏蔽介電層以上面列出的劑量離子注入硼、磷、鎵、鍺、砷、銦和/或銻到注入?yún)^(qū)域中。圖1描述了根據(jù)第一或第二實施例的形成集成電路的工藝。集成電路1000包括為BJT1002定義的區(qū)域和為金屬氧化物半導(dǎo)體(M0S)1004晶體管定義的區(qū)域。在第一實施例中，BJT1002為npn BJT且MOS晶體管1004為NMOS晶體管。在第二實施例中，BJT1002為pnp BJT且MOS晶體管1004為PMOS晶體管。集成電路1000被形成在包括硅頂部區(qū)域1008的襯底中且在其上面。襯底1006可以是單晶娃晶片、絕緣體上的娃(SOI)晶片、具有不同晶體取向的硅區(qū)域的混合取向技術(shù)(HOT)晶片，或適用于制造集成電路1000的具有硅頂部區(qū)域1008的其他結(jié)構(gòu)。BJT1002包括在硅頂部區(qū)域1008中的基底擴散區(qū)域1010。在第一實施例中，基底擴散區(qū)域1010為P型。在第二實施例中，基底擴散區(qū)域1010為η型。MOS晶體管1004包括柵極結(jié)構(gòu)1012 (其包含柵極和柵極介電層)和可能的柵極側(cè)壁隔板。未示出的輕摻雜漏極(LDD)區(qū)域可以鄰近柵極在襯底1006的頂表面形成。注入屏蔽介電層1014在襯底1006的頂表面上方形成。注入屏蔽介電層1014的厚度至少為5納米。在一個實施例中，注入屏蔽介電層1014的厚度可至少為15納米。注入屏蔽介電層1014可以或可以不延伸至襯底1006的側(cè)邊。在一個實施例中，注入屏蔽介電層1014可包括至少80%的二氧化硅。二氧化硅可以通過硅的熱氧化在襯底1006的頂表面上形成，可以例如通過正硅酸乙酯(也被稱為四乙氧基硅烷或TE0S)的分解被沉積在襯底1006上，或者可以通過其他工藝形成。注入掩模1016在注入屏蔽介電層1014上方形成，使得暴露出BJT1002中的發(fā)射極區(qū)域1018并且暴露出MOS晶體管1004中的源極和漏極區(qū)域1020。注入掩模1016可利用光刻工藝由光刻膠或其他光敏復(fù)合物形成，或者例如通過掩模和刻蝕工藝由其他介電材料形成。襯底1006的背表面接觸襯底卡盤1022。襯底卡盤1022被冷卻至5°C或更低溫度，例如通過使冷卻液流體1024流經(jīng)襯底卡盤1022，如圖1中冷卻液流向箭頭1026所示，直到襯底1006被冷卻至5°C或更低溫度。冷卻襯底卡盤1022的其他手段也在本實施例的范圍之內(nèi)。當襯底1006被冷卻至5°C或更低溫度時，執(zhí)行離子注入工藝1028，其將摻雜核素種類注入到發(fā)射極區(qū)域1018和源極和漏極區(qū)域1020中。在第一實施例中，離子注入工藝1028可以注入劑量至少為8 X IO14個原子/cm2的磷，和/或可以注入劑量至少為6 X IO13個原子/cm2的砷，和/或可以注入劑量至少為6 X IO13個原子/cm2的銻。在第一實施例的一個版本中，離子注入工藝1028可以注入劑量至少為4X IO14個原子/cm2的砷。在第一實施例的另一個版本中，離子注入工藝1028可以注入劑量至少為IXlO15個原子/cm2的砷。在第二實施例中，離子注入工藝1028可以注入劑量至少為I X IO16個原子/cm2的硼，和/或可以注入劑量至少為7 X IO13個原子/cm2的鎵，和/或可以注入劑量至少為6 X IO13個原子/cm2的銦。在第一和第二實施例的一個版本中，發(fā)射極區(qū)域1018和源極和漏極區(qū)域1020中的硅頂部區(qū)域1008中的硅襯底材料可在襯底1006的頂表面處被非晶化到至少15納米的深度。如參考圖1所描述的形成發(fā)射極區(qū)域1018相比在襯底冷卻至20° C到25° C期間利用具有同樣劑量和能量的發(fā)射極注入工藝形成的類似BJT可提供具有提高的hfe的BJT1002。圖2示出npn雙極結(jié)晶體管(BJT)中作為襯底溫度(在圖2中示為“注入機冷卻器溫度”)的函數(shù)的hfe的提高。平均數(shù)據(jù)點2000描述用如參考圖1描述的發(fā)射極注入形成的一組npn BJT的hfe的平均值。范圍條2002描述在每個襯底溫度值下的hfe值的+/-3標準偏差范圍。趨勢線2004被提供作為指引以通過插值估算hfe值。圖3描述了根據(jù)第三實施例的形成集成電路的工藝。集成電路3000被形成在包括硅頂部區(qū)域3004的襯底3002中和其上。襯底3002和硅頂部區(qū)域3004具有如參考圖1所描述的襯底1006和硅頂部區(qū)域1008的特性。注入屏蔽介電層3006在襯底3002的頂面上方形成。注入屏蔽介電層3006具有如參考圖1所描述的注入屏蔽介電層1014的特性。注入掩模3008被形成在注入屏蔽介電層3006上方，使得暴露出集成電路3000中的注入?yún)^(qū)域3010。注入掩模3008具有如參考圖1所描述的注入掩模1016的特性。襯底3002的背表面接觸襯底卡盤3012。襯底卡盤3012被冷卻至5°C或更低溫度，例如通過使冷卻液流體3014流經(jīng)襯底卡盤3012，如圖3中冷卻液流向箭頭3016所示，直到襯底3002被冷卻至5°C或更低溫度。冷卻襯底卡盤3012的其他手段也在本實施例的范圍之內(nèi)。當襯底3002被冷卻至5°C或更低溫度時，執(zhí)行離子注入工藝3018，其將一種或更多種摻雜劑和/或非晶化原子種類注入到注入?yún)^(qū)域3010中。在本(第三)實施例中，離子注入工藝3018可以注入劑量至少為I X IO16個原子/cm2的硼，和/或可以注入劑量至少為8 X IO14個原子/cm2的磷，和/或可以注入劑量至少為7 X IO13個原子/cm2的鎵，和/或可以注入劑量至少為6 X IO13個原子/cm2的鍺，和/或可以注入劑量至少為6 X IO13個原子/cm2的砷，和/或可以注入劑量至少為6 X IO13個原子/cm2的銦，和/或可以注入劑量至少為6X IO13個原子/cm2的銻。在本(第三)實施例的一個版本中，注入?yún)^(qū)域3010中的硅頂部區(qū)域3004中的硅襯底材料可以在襯底3002的頂表面上被非晶化到至少15納米的深度。如參考圖3所描述的形成注入?yún)^(qū)域3010相比利用在襯底冷卻至20° C到25° C期間具有同樣劑量和能量的注入工藝(其導(dǎo)致大于I X IO7個缺陷/cm2)所形成的類似注入?yún)^(qū)域可導(dǎo)致小于IXlO7個缺陷/cm2。
本發(fā)明涉及領(lǐng)域的技術(shù)人員將理解，可對所描述的示例性實施例和在本發(fā)明的保護范圍之內(nèi)實現(xiàn)的其它實施例做出修改。
權(quán)利要求
1.一種形成包括npn雙極結(jié)晶體管BJT和η溝道金屬氧化物半導(dǎo)體NMOS晶體管的集成電路的工藝，其包括: 在所述npn BJT的發(fā)射極區(qū)域和所述NMOS晶體管的源極和漏極區(qū)域之上，在所述集成電路的襯底的硅頂部區(qū)域的頂表面上方形成注入屏蔽介電層； 在所述注入屏蔽介電層上方形成注入掩模，使得暴露出所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域； 使所述集成電路的所述襯底與襯底卡盤接觸； 冷卻所述襯底卡盤，使得所述集成電路的所述襯底被冷卻至5°C的溫度或更低溫度；以及 當所述襯底被冷卻至5°C或更低溫度時，同時將η型摻雜劑離子注入到所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域中，其中所述η型摻雜劑和所述η型摻雜劑的劑量選自由以下各項組成的群組: 劑量至少為8 X IO14個原子/cm2的磷， 劑量至少為6 X IO13個原子/cm2的砷， 劑量至少為6 X IO13個原子/cm2的鋪，以及 其任意組合。
2.根據(jù)權(quán)利要求1所述的工藝，其中所述η型摻雜劑包括劑量至少為4X IO14個原子/cm2的砷。
3.根據(jù)權(quán)利要求1所述的工藝，其中所述η型摻雜劑包括劑量至少為IX IO15個原子/cm2的砷。
4.根據(jù)權(quán)利要求1所述的工藝，其中所述注入屏蔽介電層包括至少80%的二氧化硅。
5.根據(jù)權(quán)利要求1所述的工藝，其中離子注入所述η型摻雜劑的步驟將所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域中的硅頂部區(qū)域的頂表面處的硅材料非晶化到至少15納米的深度。
6.一種形成包括ρηρ雙極結(jié)晶體管BJT和P溝道金屬氧化物半導(dǎo)體PMOS晶體管的集成電路的工藝，其包括: 在所述pnp BJT的發(fā)射極區(qū)域和所述PMOS晶體管的源極和漏極區(qū)域之上，在所述集成電路的襯底的硅頂部區(qū)域的頂表面上方形成注入屏蔽介電層； 在所述注入屏蔽介電層上方形成注入掩模，使得暴露出所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域； 使所述集成電路的所述襯底與襯底卡盤接觸； 冷卻所述襯底卡盤，使得所述集成電路的所述襯底被冷卻至5°C的溫度或更低溫度；以及 當所述襯底被冷卻至5°C或更低溫度時，同時將P型摻雜劑離子注入到所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域中，其中所述P型摻雜劑和所述P型摻雜劑的劑量選自由劑量至少為I X IO16個原子/cm2的硼、劑量至少為7 X IO13個原子/cm2的鎵、劑量至少為6 X IO13個原子/cm2的銦及其任意組合所組成的群組。
7.根據(jù)權(quán)利要求6所述的工藝，其中所述注入屏蔽介電層包括至少80%的二氧化硅。
8.根據(jù)權(quán)利要求6所述的工藝，其中離子注入所述P型摻雜劑的步驟將所述發(fā)射極區(qū)域和所述源極和漏極區(qū)域中的硅頂部區(qū)域的頂表面處的硅材料非晶化到至少15納米的深度。
9.一種形成包含注入?yún)^(qū)域的集成電路的工藝，其包括: 在所述注入?yún)^(qū)域之上，在所述集成電路的襯底的硅頂部區(qū)域的頂表面上方形成注入屏蔽介電層； 在所述注入屏蔽介電層上方形成注入掩模，使得暴露出所述注入?yún)^(qū)域； 使所述集成電路的所述襯底與襯底卡盤接觸；冷卻所述襯底卡盤，使得所述集成電路的所述襯底被冷卻至5°C的溫度或更低溫度；以及 當所述襯底被冷卻至5°C或更低溫度時，離子注入原子到所述注入?yún)^(qū)域中，其中所述原子和所述原子的劑量選自由以下各項組成的群組: 劑量至少為I X IO16個原子/cm2的硼， 劑量至少為8 X IO14個原子/cm2的磷， 劑量至少為7 X IO13個原子/cm2的鎵， 劑量至少為6 X IO13個原子/cm2的鍺， 劑量至少為6 X IO13個原子/cm2的砷， 劑量至少為6 X IO13個原子/cm2的銦， 劑量至少為6 X IO13個原子/cm2的鋪，以及 其任意組合。
全文摘要
本發(fā)明涉及一種形成包括雙極結(jié)晶體管(BJT)(1002)和金屬氧化物半導(dǎo)體(MOS)(1004)晶體管的集成電路的工藝，其通過冷卻集成電路襯底至5℃或更低溫度，并且同時根據(jù)核素種類以指定的最小劑量將摻雜劑注入到BJT的發(fā)射極區(qū)域和MOS晶體管的源極和漏極中來實現(xiàn)。
文檔編號H01L21/331GK103180934SQ201180051279
公開日2013年6月26日 申請日期2011年10月25日 優(yōu)先權(quán)日2010年10月25日
發(fā)明者M-Y·狀 申請人:德克薩斯儀器股份有限公司