專利名稱：鉭的離子誘導(dǎo)原子層沉積的制作方法
鉭的離子誘導(dǎo)原子層沉積
相關(guān)申請的交叉引用該申請根據(jù)35U.S.C.§ 119 (e)要求于2010年11月4日申請的美國臨時專利申請N0.61/410，285，于2011年2月I日申請的美國臨時專利申請N0.61/438，497，和于2011年2月2日申請的美國專利申請N0.61/438,914的權(quán)益，其通過引用并入本文。
背景技術(shù)：
在集成電路的制造中，金屬線往往與電介質(zhì)層接觸。例如，可以形成電介質(zhì)層中的溝槽，然后將金屬沉積在溝槽中以形成金屬線。使用具有低電阻率的銅以形成這些金屬線可能是合乎期望的。但是，由于銅在電介質(zhì)層中的擴(kuò)散性，所以，銅不應(yīng)該與電介質(zhì)層直接接觸。因此，可以在沉積銅之前在電介質(zhì)層上沉積阻擋層，以使銅與電介質(zhì)層分離。常用的金屬阻擋層是氮化鉭(TaN)。通常在金屬阻擋層氮化鉭上沉積鉭(Ta)以提高銅的粘附性。為了最大限度地提高在溝槽中銅的量使得可以減少電線電阻，TaN和Ta層可能是薄的和共形(conformal)的。在某些情況下,可以僅僅使用鉭作為金屬阻擋層。

發(fā)明內(nèi)容
本發(fā)明提供了用于形成鉭層的方法、裝置和系統(tǒng)。根據(jù)各種實(shí)施方式，該方法涉及使用離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。根據(jù)一種實(shí)施方式，一種方法包括使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。在一些實(shí)施方式中，可以利用物理氣相沉積工藝在鉭層上沉積銅。在一些實(shí)施方式中，在沉積鉭層之前，使用配置成比第一等離子體輔助沉積工藝在晶片襯底中產(chǎn)生顯著較少的損壞的工藝在所述晶片襯底的表面上沉積保護(hù)層。所述保護(hù)層的厚度可以小于約100埃。根據(jù)另一種實(shí)施方式，一種裝置包括處理室和控制器。該控制器包括用于執(zhí)行包括以下操作的處理的程序指令:使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。根據(jù)另一種實(shí)施方式，非暫時性計(jì)算機(jī)可讀介質(zhì)包括用于控制沉積裝置的程序指令。該指令包括用于以下操作的代碼:使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。在下面的附圖和具體描述中闡述了本說明書中描述的主題的實(shí)施方式的這些方面和其它方面。


圖1示出了形成金屬線的方法的流程圖的示例。圖2示出了形成金屬線的方法的流程圖的示例。圖3不出了適用于離子誘導(dǎo)原子層沉積(iALD)工藝的系統(tǒng)的不意圖的不例。
具體實(shí)施例方式在下面的具體描述中，闡述了多個特定的實(shí)施方式，以便提供所公開的實(shí)施方式的透徹理解。然而，對本領(lǐng)域中的普通技術(shù)人員而言，顯而易見，所公開的實(shí)施方式可以不使用這些具體細(xì)節(jié)或者通過使用替代的元素或工藝進(jìn)行實(shí)施。在其他情況下，不詳細(xì)描述公知的工藝、程序和組件，以免不必要地使所公開的實(shí)施方式的各個方面不清楚。在本申請中，術(shù)語“半導(dǎo)體晶片”、“晶片”、“襯底”、“晶片襯底”和“部分制造的集成電路”可以互換使用。在本技術(shù)領(lǐng)域的普通技術(shù)人員會理解，術(shù)語“部分制造的集成電路”可以指在硅晶片上制造集成電路的許多階段中的任何階段期間的硅晶片。下面的詳細(xì)描述假設(shè)所公開的實(shí)施方式是在晶片上實(shí)施的。然而，所公開的實(shí)施方式并不局限于此。工件可以具有各種形狀、尺寸和材料。除了半導(dǎo)體晶片外，可以利用所公開的實(shí)施方式的其他的工件還包括諸如印刷電路板等各種物件。沉積鉭(Ta)的工藝包括離子化物理氣相沉積(iPVD)工藝。然而，由于iPVD工藝固有的定向性，因此，當(dāng)集成電路器件中的特征變得更小(例如，約3納米(nm)或更小)時，沉積鉭的iPVD工藝可能不能生產(chǎn)具有均勻厚度的Ta層。Ta層的非均勻性也可能使得難以進(jìn)一步減少Ta層厚度。如果用iPVD沉積的鉭層足夠厚，則電線電阻可能會增大，并且在Ta層上沉積銅(如夾斷和/或鍍后空洞等缺陷)可能會出現(xiàn)問題。如果用iPVD沉積的Ta層不夠厚，則因銅的粘附力不足，可能會導(dǎo)致集成電路設(shè)備故障。此夕卜，申請人已觀察到,在銅沉積工藝期間，當(dāng)晶片被加熱到約100至300°C時,通過物理氣相沉積(PVD)工藝沉積的銅可能會在通過PVD或iPVD工藝形成的Ta層上團(tuán)聚。這可能會導(dǎo)致不希望的銅的懸伸和空隙。本文公開了在晶片襯底上形成Ta層的工藝。所公開的工藝特別適用于形成共形的Ta層。在一些實(shí)施方式中，使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝(iALD)在晶片襯底的表面上形成Ta層。還公開了在通過iALD沉積的Ta層上通過PVD工藝沉積銅的工藝。用PVD沉積的銅可以形成用于后續(xù)電鍍的籽晶層。替代地，或另外地，用PVD沉積的銅可以部分或完全填滿晶片襯底上的鉭覆蓋的特征。在一些實(shí)施方式中，保護(hù)層可以首先沉積于在晶片襯底上的暴露的電介質(zhì)材料上，保護(hù)層可被圖案化。然后，鉭和/或氮化鉭(TaN)可使用iALD工藝沉積。該保護(hù)層可以保護(hù)電介質(zhì)材料免受可能由iALD工藝造成的損壞。相比于其他沉積方法，iALD工藝可能有產(chǎn)生具有較高密度的Ta和/或TaN層的優(yōu)點(diǎn)；較高密度的層可具有改善的阻擋性能。另外，使用iALD工藝，例如，可以設(shè)計(jì)TaN層的表面的屬性，以優(yōu)化后續(xù)沉積在TaN層上的層的粘附性。使用鉭前體沉積Ta層。在一些實(shí)施方式中，鉭前體可以是基于鉭鹵化物的前體，基于鉭鹵化物的前體在室溫和常壓下可以是液體或固體。在一些實(shí)施方式中，基于鉭鹵化物的前體可以是五氯化鉭或五氯化鉭二乙基硫醚(TTOS)。Ta層或富鉭TaN層可沉積在氮化鉭阻擋層上，以提高銅的粘附性。使用基于鉭鹵化物的液體或固體前體的iALD工藝可提供精確的Ta層厚度控制、共形的臺階覆蓋的Ta層、具有良好阻隔性能的Ta層、以及與銅籽晶層具有良好的粘附強(qiáng)度的Ta層。
方法所公開的實(shí)施方式包括使用離子誘導(dǎo)原子層沉積(iALD)工藝在晶片襯底上形成鉭(Ta)層的方法。在一些實(shí)施方式中，可以使用iALD工藝在晶片襯底的電介質(zhì)層上沉積Ta層。在一些實(shí)施方式中，在使用iALD工藝沉積Ta層之前，可以晶片襯底的電介質(zhì)層上形成保護(hù)層。在一些實(shí)施方式中，可以在晶片襯底的電介質(zhì)層上形成保護(hù)層，可以使用iALD工藝在保護(hù)層上形成阻擋層，然后可以使用iALD工藝在阻擋層上沉積Ta層。電介質(zhì)可以是高_(dá)k或低_k電介質(zhì)。例如，高_(dá)k電介質(zhì)包括氧化鋯、氧化鉿、硅酸鋯、和硅酸鉿。低_k和超低-k電介質(zhì)包括碳摻雜的氧化硅(SiOC)和低密度的SiOC基化合物。在iALD工藝中存在的離子的轟擊會損壞這些電介質(zhì)材料。避免晶片襯底上的電介質(zhì)層受到這種損壞可能是重要的，因?yàn)殡娊橘|(zhì)材料的損壞可能降低其電性能。在進(jìn)行后端金屬化的情況下，低k電介質(zhì)的損壞可能會導(dǎo)致增大電容的介電常數(shù)，從而可能會導(dǎo)致加劇的電阻-電容(RC)延遲。在進(jìn)行前端金屬化的情況下，金屬/電介質(zhì)界面處的高k電介質(zhì)的損壞可能會導(dǎo)致金屬的功函數(shù)的變化，從而可能導(dǎo)致晶體管性能降低。所公開的實(shí)施方式的保護(hù)層可以在iALD工藝期間保護(hù)電介質(zhì)層不受損壞。相比于用其他方法所生產(chǎn)的層的密度，iALD工藝通常產(chǎn)生具有較高密度的材料層。iALD工藝還具有其他優(yōu)點(diǎn)，包括使用提供非常共形的層以及對這些層厚度的精確控制。iALD工藝在美國專利N0.6，428，859、N0.6，416，822和N0.7，871，678中有描述，其全部內(nèi)容通過引用并入本文。iALD工藝也在于2006年9月12日申請的名稱為“METHOD OFREDUCING PLASMA STABILIAZATION TIME IN A CYCLIC DEPOSITION PROCESS” 的美國專利N0.11/520,497中有描述，其全部內(nèi)容通過引用并入本發(fā)明。在一些實(shí)施方式中，Ta層可以作為金屬阻擋層，并且可以使用iALD工藝直接沉積在電介質(zhì)層上。這些實(shí)施方式在用作存儲設(shè)備的集成電路裝置的制造工藝中可能是特別合適的。圖1示出了形成金屬線的方法的流程圖的示例。在方法200的模塊202，使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積Ta層。在用于沉積T a層的iALD工藝的一些實(shí)施方式中，首先讓前體配料進(jìn)入處理室。前體化學(xué)吸附到晶片襯底表面上。在一些實(shí)施方式中，前體大致形成覆蓋晶片襯底表面上的單層。下面給出用于鉭沉積的iALD工藝中所使用的前體的示例。從處理室中清掃多余的前體(即，未吸附到晶片襯底表面的前體)。在一些實(shí)施方式中，也可以使用IS氣和氫氣的混合物從處理室中清掃多余的前體。RF功率然后應(yīng)用到氬氣和氫氣，形成氬離子和氫自由基。iALD工藝可以使用利用約100至700瓦特(W)的RF功率、大于約300W的RF功率、約350至450W的RF功率、或約450W的RF功率所產(chǎn)生的等離子體。氬離子提供能量以誘發(fā)所吸附的鉭前體和氫前體之間的化學(xué)反應(yīng)，形成單層的鉭。最后，清掃室，以去除任何化學(xué)副產(chǎn)品。重復(fù)該工藝，直到形成所希望的厚度的Ta層。在一些實(shí)施方式中，所沉積的Ta層可為約3至50埃厚、約5至20埃厚、或厚度小于約50埃的至少約一個單層的厚度。表I和表II列出了用于沉積Ta層的iALD工藝的一些實(shí)施方式的工藝條件(即，在該工藝中每個步驟的時間和相關(guān)的RF功率)。
Irf功率(w) I時間(s)
前體配料O至1000.5至權(quán)利要求
1.一種方法，其包括: (a)使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭層選自由金屬鉭層、富鉭鉭化合物層、和混合有鉭化合物的金屬鉭層組成的群組。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭層包括共形層。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭前體包括鉭鹵化物。
5.根據(jù)權(quán)利要求4所述的方法，其中，所述鉭鹵化物包括五氯化鉭二乙基硫醚。
6.根據(jù)權(quán)利要求4所述的方法，其中，所述鉭鹵化物在室溫和常壓下是液體或固體。
7.根據(jù)權(quán)利要求1所述的方法，其中，所述晶片襯底的所述表面包括電介質(zhì)層。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭層至少約一個單層厚。
9.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭層約3至50埃厚。
10.根據(jù)權(quán)利要求1所述的方法，其中，所述鉭層的厚度小于約50埃。
11.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括: (b)在所述鉭層上沉積銅。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述銅使用物理氣相沉積工藝沉積。
13.根據(jù)權(quán)利要求11所述的方法，其中，所述銅在約200至300°C之間的溫度沉積。
14.根據(jù)權(quán)利要求11所述的方法，其中，所述晶片襯底包括尺寸為約3納米或更小的特征。
15.根據(jù)權(quán)利要求14所述的方法，其中，所述銅使用物理氣相沉積工藝沉積并且所述銅完全填滿所述特征。
16.根據(jù)權(quán)利要求1所述的方法，其還包括: 在操作(a)前，使用配置成比第一等離子體輔助沉積工藝在所述晶片襯底中產(chǎn)生顯著較少的損壞的工藝在所述晶片襯底的表面上沉積保護(hù)層，其中，所述保護(hù)層的厚度小于約100 埃。
17.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括: 施加光致抗蝕劑到所述晶片襯底； 使所述光致抗蝕劑暴露于光； 圖案化所述光致抗蝕劑并轉(zhuǎn)移圖案到所述晶片襯底上；以及 從所述晶片襯底選擇性地去除所述光致抗蝕劑。
18.一種裝置，其包括: (a)處理室；以及 (b)控制器，其包括程序指令，所述程序指令用于執(zhí)行包括以下操作的處理: 使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。
19.一種系統(tǒng)，其包括權(quán)利要求18所述的裝置和步進(jìn)式曝光機(jī)。
20.一種非暫時性計(jì)算機(jī)的機(jī)器可讀介質(zhì)，其包括用于控制沉積裝置的程序指令，所述指令包括用于以下操作的代碼: 使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。
全文摘要
本發(fā)明公開了用于在晶片襯底上沉積鉭層的系統(tǒng)、方法和裝置。在一個方案中，可以使用利用鉭前體的離子誘導(dǎo)原子層沉積工藝在晶片襯底的表面上沉積鉭層。可以在所述鉭層上沉積銅。
文檔編號H01L21/205GK103189964SQ201180053148
公開日2013年7月3日 申請日期2011年9月23日 優(yōu)先權(quán)日2010年11月4日
發(fā)明者樸桂珍, 羅鄭碩, 維克托·盧 申請人:諾發(fā)系統(tǒng)公司