半導(dǎo)體裝置的制造方法
【專利摘要】形成在硅襯底（3）上隔著硅氧化膜（4）而設(shè)置有硅層（5）的SOI襯底（6）。然后，在硅層（5）的表面形成多個(gè)半導(dǎo)體元件（8）。然后，在絕緣性襯底（10）的表面形成配線（11）。然后，使SOI襯底（6）和絕緣性襯底（10）貼合，以將多個(gè)半導(dǎo)體元件（8）和配線（11）連接。然后，向硅襯底（3）注入氫離子和惰性氣體離子中的至少一種而形成脆化層（12）。然后，以脆化層（12）為邊界將硅襯底（3）的一部分剝離。
【專利說明】半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種使用SOI (Silicon On Insulator)襯底的半導(dǎo)體裝置的制造方法。
【背景技術(shù)】
[0002]在LSI領(lǐng)域，作為高性能器件用晶圓，已知將2片晶圓貼合而成的SOI襯底。在形成該SOI襯底的現(xiàn)有方法中，首先，在經(jīng)過鏡面研磨的2片晶圓的至少一個(gè)上形成硅氧化膜。然后，隔著硅氧化膜使2片晶圓緊密接觸后進(jìn)行熱處理而提高結(jié)合強(qiáng)度。然后，對(duì)形成元件一方的晶圓進(jìn)行磨削，并進(jìn)行鏡面研磨而薄膜化至達(dá)到期望的厚度。由此，形成具有硅氧化膜(BOX層)的SOI襯底。
[0003]近年來，已知一種被稱為智切法(Smart cut)(注冊(cè)商標(biāo))的SOI襯底的形成方法。在該方法中，首先，在經(jīng)過鏡面研磨的2片晶圓的至少一個(gè)上形成硅氧化膜。然后，向形成元件一方的晶圓注入氫離子而形成脆化層。然后，隔著硅氧化膜使2片晶圓緊密接觸后進(jìn)行熱處理而提高結(jié)合強(qiáng)度。然后，以脆化層為邊界而將晶圓的一部分剝離。然后，對(duì)晶圓的表面進(jìn)行研磨。由此,形成SOI襯底。
[0004]該方法與以往的方法相比，能夠降低工藝溫度和制造成本。并且，通過調(diào)整氫離子的注入深度，能夠自由調(diào)整形成在硅氧化膜上的硅層的厚度。
[0005]另外，提出了一種使硅襯底與絕緣性襯底貼合的半導(dǎo)體裝置(例如，參照專利文獻(xiàn)I)。由此，與貼合SOI襯底相比，能夠降低制造成本，并提高耐壓性。
[0006]另外，公開了一種為了減小導(dǎo)通電阻或熱阻，將晶圓整體薄層化的半導(dǎo)體裝置(例如，參照專利文獻(xiàn)2)。但是，由于將整體薄層化的晶圓的襯底強(qiáng)度低，因此，操作困難。因此，公開了一種為了確保足夠的襯底強(qiáng)度，僅將晶圓的元件部薄板化的制造方法(例如，參照專利文獻(xiàn)3)
[0007]專利文獻(xiàn)1:日本特開2000 - 77548號(hào)公報(bào)
[0008]專利文獻(xiàn)2:日本特開2005 - 303218號(hào)公報(bào)
[0009]專利文獻(xiàn)3:日本特開2011 - 3568號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0010]由于專利文獻(xiàn)I的半導(dǎo)體裝置為橫向型，因此無法實(shí)現(xiàn)大電流化及低導(dǎo)通電阻化。并且，如果將專利文獻(xiàn)I的半導(dǎo)體裝置薄層化且形成為縱向型，則制造成本提高。
[0011]由于專利文獻(xiàn)2、3的制造工序復(fù)雜，因此制造成本高。另外，由于僅通過磨削而實(shí)現(xiàn)薄層化，因此在磨削后的硅層的表面會(huì)發(fā)生缺陷。雖然還公開了一種通過蝕刻使SOI襯底薄層化的工序,但由于通過蝕刻去除掉的部件無法再利用，因此,制造成本高。
[0012]本發(fā)明就是為了解決上述課題而提出的，其目的在于，得到一種能夠提高性能且減少制造成本的半導(dǎo)體裝置的制造方法。
[0013]本發(fā)明所涉及的半導(dǎo)體裝置的制造方法具有下述工序:形成在硅襯底上隔著硅氧化膜而設(shè)置有硅層的SOI襯底的工序:在所述硅層的表面形成多個(gè)半導(dǎo)體元件的工序；在絕緣性襯底的表面形成配線的工序；使所述SOI襯底和所述絕緣性襯底貼合，以將所述多個(gè)半導(dǎo)體元件和所述配線連接的工序；在使所述SOI襯底和所述絕緣性襯底貼合后，向所述硅襯底注入氫離子和惰性氣體離子中的至少一種而形成脆化層的工序；以及以所述脆化層為邊界將所述硅襯底的一部分剝離的工序。
[0014]發(fā)明的效果
[0015]通過本發(fā)明能夠提高性能且減少制造成本。
【專利附圖】

【附圖說明】
[0016]圖1是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0017]圖2是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0018]圖3是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0019]圖4是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0020]圖5是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0021]圖6是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0022]圖7是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0023]圖8是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0024]圖9是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0025]圖10是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0026]圖11是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0027]圖12是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
[0028]圖13是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖面圖。
【具體實(shí)施方式】
[0029]下面，參照附圖，對(duì)本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法進(jìn)行說明。有時(shí)對(duì)相同或相對(duì)應(yīng)的結(jié)構(gòu)要素標(biāo)注相同的標(biāo)號(hào)，并省略重復(fù)說明。
[0030]首先，如圖1所示，向硅襯底I注入氫離子而形成脆化層2。此外，并不限定于氫離子，也可以是惰性氣體離子，或氫離子和惰性氣體離子這兩者。
[0031]然后，如圖2所示，在硅襯底3上通過熱氧化法形成硅氧化膜4。此外，硅氧化膜4的形成方法不限定于熱氧化法。
[0032]然后，如圖3所示，使硅襯底I和硅襯底3隔著硅氧化膜4貼合。使兩者緊密接觸后進(jìn)行熱處理而提高結(jié)合強(qiáng)度。通過該熱處理在脆化層2上形成氫氣的氣泡。
[0033]然后，如圖4所示，以該脆化層2為邊界將硅襯底I的一部分剝離。由此，形成在硅襯底3上隔著硅氧化膜4設(shè)置有硅層5的SOI襯底6。此外，如果調(diào)整氫離子的注入能量而改變脆化層2的深度，則能夠調(diào)整硅層5的厚度。
[0034]然后,如圖5所示,通過圖案化(patterning)及蝕刻將娃層5分離成多個(gè)島7。此時(shí)，將配置在硅層5的下部的硅氧化膜4用作蝕刻阻擋層。
[0035]然后，如圖6所示，在多個(gè)島7上，在硅層5的表面分別形成多個(gè)半導(dǎo)體元件8。多個(gè)半導(dǎo)體兀件 8 是 IC (Integrated Circuit)、IGBT (Insulated Gate BipolarTransistor)、二極管等,但并不限定于此。
[0036]然后，如圖7所示，通過在整個(gè)表面上涂敷電介質(zhì)9而通過CMP進(jìn)行平坦化，從而在多個(gè)島7之間嵌入電介質(zhì)9。
[0037]然后，如圖8所示，在絕緣性襯底10的表面形成配線11。絕緣性襯底10由玻璃或陶瓷等具有機(jī)械強(qiáng)度的材料構(gòu)成。
[0038]然后，如圖9所示，通過粘接劑等使SOI襯底6和絕緣性襯底10機(jī)械貼合，以將多個(gè)半導(dǎo)體元件8和配線11經(jīng)由焊點(diǎn)等電連接。
[0039]然后，如圖10所示，向硅襯底3的背面注入氫離子而形成脆化層12。此外，并不限定于氫離子，也可以是惰性氣體離子，或氫離子和惰性氣體離子這兩者。
[0040]然后，進(jìn)行熱處理后，在脆化層12上形成氫氣的氣泡。如圖11所示，以該脆化層12為邊界將硅襯底3的一部分剝離。
[0041]然后，如圖12所示，通過磨削或蝕刻將硅襯底3的剩余部分和硅氧化膜4去除。此夕卜，如果僅通過由CMP (Chemical Mechanical Polishing)等實(shí)現(xiàn)的磨削將全部層去除,貝丨J有時(shí)在露出的硅層5上發(fā)生缺陷。因此，優(yōu)選硅氧化膜4是通過蝕刻去除的。
[0042]然后，如圖13所示，在硅層5的背面形成雜質(zhì)擴(kuò)散層13和電極等。例如，通過雜質(zhì)注入及局部激活而形成IGBT的集電極層，并進(jìn)一步形成集電極電極。其結(jié)果，在硅層5上形成IGBT等縱向型半導(dǎo)體裝置。
[0043]下面，對(duì)本實(shí)施方式的效果進(jìn)行說明。在本實(shí)施方式中，通過將硅襯底3的一部分剝離而薄板化，能夠減小導(dǎo)通電阻或熱阻。并且，通過使SOI襯底6與絕緣性襯底10貼合，能夠提高耐壓性。其結(jié)果，能夠提高半導(dǎo)體裝置的性能。
[0044]另外，在本實(shí)施方式中，在使SOI襯底6與絕緣性襯底10貼合后將硅襯底3的一部分剝離。因此，由于絕緣性襯底10對(duì)形成有半導(dǎo)體元件8的薄硅層5進(jìn)行支撐，因此，剝離后的裝置的操作容易。并且，剝離掉的硅襯底3的那一部分能夠再利用。相同地，形成SOI襯底6時(shí)剝離掉的硅襯底I的那一部分也能夠再利用。并且，通過將預(yù)先形成有配線11的絕緣性襯底10貼合，由于沒有導(dǎo)線配線，因此，能夠省略后續(xù)工序。其結(jié)果，能夠減少制造成本。
[0045]另外，如果對(duì)硅襯底3和硅氧化膜4全部進(jìn)行磨削，則在硅層5的背面發(fā)生缺陷。對(duì)此，在本實(shí)施方式中，在將硅襯底3的一部分剝離后，通過磨削或蝕刻將硅襯底3的剩余部分和硅氧化膜4去除。由此，能夠抑制硅層5的背面的缺陷。并且，能夠在露出的硅層5的背面同時(shí)形成多個(gè)半導(dǎo)體元件8的雜質(zhì)擴(kuò)散層13及電極。由此，能夠減少制造成本。
[0046]另外，在本實(shí)施方式中，通過電介質(zhì)9將形成有多個(gè)半導(dǎo)體元件8的多個(gè)島7絕緣分離。由此，由于能夠消除半導(dǎo)體元件8之間的相互影響，因此能夠提高耐壓性。
[0047]另外，如果通過溝槽將多個(gè)半導(dǎo)體元件8分離，則有時(shí)由于溝槽深度的波動(dòng)而無法可靠地分離。對(duì)此，在本實(shí)施方式中，通過將硅氧化膜4用作蝕刻阻擋層而進(jìn)行的蝕刻，將硅層5分離為多個(gè)島7。由此，能夠可靠地將多個(gè)半導(dǎo)體元件8分離。
[0048]標(biāo)號(hào)的說明
[0049]3硅襯底
[0050]4硅氧化膜
[0051]5 硅層[0052]6S0I 襯底
[0053]8半導(dǎo)體元件
[0054]9電介質(zhì)
[0055]10絕緣性襯底
[0056]11 配線
[0057]12脆化層
[0058]13雜質(zhì)擴(kuò)散層
【權(quán)利要求】
1.一種半導(dǎo)體裝置的制造方法，其特征在于，具有下述工序: 形成在硅襯底上隔著硅氧化膜而設(shè)置有硅層的SOI襯底的工序: 在所述硅層的表面形成多個(gè)半導(dǎo)體元件的工序； 在絕緣性襯底的表面形成配線的工序； 使所述SOI襯底和所述絕緣性襯底貼合，以將所述多個(gè)半導(dǎo)體元件和所述配線連接的工序； 在使所述SOI襯底和所述絕緣性襯底貼合后，向所述硅襯底注入氫離子和惰性氣體離子中的至少一種而形成脆化層的工序；以及 以所述脆化層為邊界將所述硅襯底的一部分剝離的工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于， 還具有下述工序: 在將所述硅襯底的一部分剝離后，通過磨削或蝕刻將所述硅襯底的剩余部分和所述硅氧化膜去除的工序；以及 在將所述硅襯底及所述硅氧化膜去除后，在所述硅層的背面形成雜質(zhì)擴(kuò)散層的工序。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置的制造方法，其特征在于， 還具有下述工序: 通過將所述硅氧化膜用作蝕刻阻擋層而進(jìn)行的蝕刻，使所述硅層分離為多個(gè)島的工序；以及 在所述多個(gè)島之間嵌入電介質(zhì)的工序， 在所述多個(gè)島上分別形成所述多個(gè)半導(dǎo)體元件。
【文檔編號(hào)】H01L21/02GK103608896SQ201180071555
【公開日】2014年2月26日 申請(qǐng)日期:2011年6月10日 優(yōu)先權(quán)日:2011年6月10日
【發(fā)明者】野村典嗣, 岡田章, 原田辰雄 申請(qǐng)人:三菱電機(jī)株式會(huì)社