半導(dǎo)體器件及半導(dǎo)體器件的制造方法
【專利摘要】提供一種具有高自由度的布局的半導(dǎo)體器件及該半導(dǎo)體器件的制造方法。在該半導(dǎo)體器件中，在第1部分（AR1）中，沿X軸方向交替地鄰接地配置有多個p型阱（PW）和多個n型阱（NW），在沿Y軸方向夾著該AR1的一側(cè)配置有相對于該多個PW的公共的供電區(qū)域（ARP2），在另一側(cè)配置有相對于該多個NW的公共的供電區(qū)域（ARN2）。例如，在相對于PW的供電區(qū)域（ARP2）內(nèi)形成有在X軸方向上具有細(xì)長形狀的p+型的供電用擴(kuò)散層（P+（DFE））。在AR1中，配置有跨著PW、NW的邊界且沿X軸方向延伸的多個柵極層（GT）。由此形成多個MIS晶體管。
【專利說明】半導(dǎo)體器件及半導(dǎo)體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及半導(dǎo)體器件的制造方法，尤其涉及適用于具有SRAM等存儲器的半導(dǎo)體器件及其制造方法的有效技術(shù)。
【背景技術(shù)】
[0002]例如，專利文獻(xiàn)I及專利文獻(xiàn)2公開了動態(tài)型RAM中的存儲陣列的阱配置。具體而言，在P型襯底或深阱內(nèi)，與η型阱的兩側(cè)鄰接地形成有P型阱，在P型阱內(nèi)形成有存儲單元的選擇晶體管、讀出放大器等η溝道型M0SFET，在η型阱內(nèi)形成有讀出放大器等P溝道型M0SFET。另外，專利文獻(xiàn)2公開了動態(tài)型RAM中的存儲陣列的周邊電路和輸入輸出電路的阱配置。具體而言，以字線的延伸方向為長度方向而具有細(xì)長形狀的η型阱及P型阱沿著字線的排列方向交替地配置。
[0003]現(xiàn)有技術(shù)文獻(xiàn)
[0004]專利文獻(xiàn)
[0005]專利文獻(xiàn)1:日本特開平11-54726號公報
[0006]專利文獻(xiàn)2:日本特開平8-181292號公報

【發(fā)明內(nèi)容】

[0007]近年來，半導(dǎo)體器件的微細(xì)化日益推進(jìn)。其中，例如，在搭載有存儲器等的半導(dǎo)體器件中，使用將P型阱和η型阱交替地配置那樣的布局。在P型阱內(nèi)形成有η溝道型M0SFET，在η型阱內(nèi)形成有P溝道型MOSFET，但需要在各阱內(nèi)確保除了對這樣的MOSFET以外還用于對阱進(jìn)行供電的供電區(qū)域。此時，根據(jù)本發(fā)明人等的研究發(fā)現(xiàn)，若僅單純地確保供電區(qū)域，則布局的自由度會下降，其結(jié)果是，可能妨礙半導(dǎo)體器件的小面積化(微細(xì)化)。
[0008]尤其是，在采用最小加工尺寸為例如28nm等的制造工藝的情況下，為了充分地確保加工精度，期望在半導(dǎo)體器件(半導(dǎo)體芯片)上使柵極層全部沿同一方向延伸。但是，若使柵極層全部沿同一方向延伸，則與不限制柵極層的延伸方向的情況相比，布局的自由度下降，因此，從結(jié)果上來看，存在無法實現(xiàn)半導(dǎo)體器件的小面積化(微細(xì)化)的情況。在這樣的情況下，與上述的供電區(qū)域一起，謀求更加有效的布局方法。
[0009]本發(fā)明是鑒于該情況而研發(fā)的，其目的之一在于提供具有自由度高的布局的半導(dǎo)體器件及該半導(dǎo)體器件的制造方法。本發(fā)明的上述目的和其他目的、以及新特征能夠通過本說明書的記載及附圖得以明確。
[0010]如下簡單說明本申請所公開的發(fā)明中的具有代表性的實施方式的概要。
[0011]本實施方式的半導(dǎo)體器件具有:包含第I部分(ARNla)、第2部分(ARNlb)、第3部分(ARN2)的第I導(dǎo)電型的第I阱區(qū)域(NW);具有比第I阱區(qū)域高的雜質(zhì)濃度的第I導(dǎo)電型的第I供電區(qū)域(N+ (DFff));和包含第4部分(ARPlb)的第2導(dǎo)電型的第2阱區(qū)域(PW)。第I部分(ARNla)和第2部分(ARNlb)在第I方向上與第4部分(ARPlb)的兩側(cè)鄰接地配置。第3部分(ARN2)具有向著第I方向延伸的形狀，并在與第I方向相交的第2方向上，與第I部分(ARNla)及第2部分(ARNlb)連結(jié)且與第4部分(ARPlb)鄰接地配置。第I供電區(qū)域(N+ (DFff))在第3部分(ARN2)內(nèi)以大致矩形形狀形成，經(jīng)由第I阱區(qū)域(NW)而對第I部分(ARNla)和上述第2部分(ARNlb)供給規(guī)定的電壓。在此，第I供電區(qū)域(N+ (DFff))形成為第I方向上的尺寸大于第2方向上的尺寸。
[0012]另外，本實施方式的半導(dǎo)體器件的制造方法具有(a)?(f)工序。在(a)工序中，在半導(dǎo)體襯底(SUBp)上形成包含第4部分(ARPlb)的第2導(dǎo)電型的第2阱區(qū)域(PW)。在(b)工序中，在半導(dǎo)體襯底(SUBp)上形成第I導(dǎo)電型的第I阱區(qū)域(NW)，該第I阱區(qū)域(NW)包括在第I方向上與第4部分(ARPlb)的兩側(cè)鄰接地配置的第I部分(ARNla)及第2部分(ARNlb)、和在與第I方向相交的第2方向上與第I部分及第2部分連結(jié)且與第4部分鄰接地配置的第3部分(ARN2)。在(c)工序中，在第I阱區(qū)域及第2阱區(qū)域上形成第I絕緣膜(STI)，該第I絕緣膜形成在除第I源極-漏極圖案(N+ (DF)用PW (露出部分))、第2源極-漏極圖案(P+ (DF)用NW (露出部分))、以及供電圖案(N+ (DFW)用NW (露出部分))以外的部位，其中，該第I源極-漏極圖案為第4部分的一部分區(qū)域，該第2源極-漏極圖案為第I部分或第2部分的一部分區(qū)域，該供電圖案為第3部分的一部分區(qū)域。此外，供電區(qū)域為第I方向上的尺寸大于第2方向上的尺寸的大致矩形形狀的區(qū)域。在(d)工序中，形成柵極層(GT)，該柵極層(GT)具有線狀的形狀，并向著第I方向且跨在第I源極-漏極圖案上及第2源極-漏極圖案上而延伸。在(e)工序中，通過掩模加工(GTRE)對柵極層的一部分進(jìn)行蝕刻。在(f)工序中，向第I源極-漏極圖案導(dǎo)入第I導(dǎo)電型的雜質(zhì)，向第2源極-漏極圖案導(dǎo)入第2導(dǎo)電型的雜質(zhì)，向供電圖案導(dǎo)入第I導(dǎo)電型的雜質(zhì)。
[0013]發(fā)明效果
[0014]通過本申請所公開的發(fā)明中的具有代表性的實施方式而得到的效果，簡單來說明是能夠提高布局的自由度。
【專利附圖】

【附圖說明】
[0015]圖1是在本發(fā)明的實施方式I的半導(dǎo)體器件中表示其整體的概略結(jié)構(gòu)例的框圖。
[0016]圖2是表示圖1中的存儲器的使用例的說明圖。
[0017]圖3是在圖1的半導(dǎo)體器件中表示其所包括的存儲器的主要部分的概略結(jié)構(gòu)例的框圖。
[0018]圖4是表示圖3的存儲器中的各存儲單元的結(jié)構(gòu)例的電路圖。
[0019]圖5是表示圖4的存儲單元的布局結(jié)構(gòu)例的俯視圖。
[0020]圖6是在圖5的存儲單元中表示其A-A’間的概略的器件構(gòu)造例的剖視圖。
[0021]圖7是在圖3的存儲器中表示其存儲陣列的一部分的概略的布局結(jié)構(gòu)例的俯視圖。
[0022]圖8是在圖3的存儲器中表示其列控制電路塊的概略的結(jié)構(gòu)例的電路圖。
[0023]圖9是表示使用了圖8的列控制電路塊的實際上的結(jié)構(gòu)例的示意圖。
[0024]圖10是在圖8及圖9的列控制電路塊中表示與其阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖。
[0025]圖11是在圖10的布局中表示其B-B’間的概略的器件構(gòu)造例的剖視圖。
[0026]圖12是在圖10的布局中表示其C-C’間的概略的器件構(gòu)造例的剖視圖。[0027]圖13是在本發(fā)明的實施方式I的半導(dǎo)體器件中表示其阱配置及阱供電方式的基本概念的俯視圖。
[0028]圖14的(a)是表示圖13的阱配置及阱供電方式的效果的一例的說明圖，圖14的(b)是表示圖14的(a)的比較例的說明圖。
[0029]圖15的(a)是表示圖13的阱配置及阱供電方式的效果的一例的說明圖，圖15的(b)是表示圖15的(a)的比較例的說明圖。
[0030]圖16的(a)是表示圖13的阱配置及阱供電方式的效果的一例的說明圖，圖16的(b)是表示圖16的(a)的比較例的說明圖。
[0031]圖17是在本發(fā)明的實施方式2的半導(dǎo)體器件中表示其阱配置及阱供電方式的概略結(jié)構(gòu)例的俯視圖。
[0032]圖18是在圖17的半導(dǎo)體器件中表示其局部區(qū)域的更為詳細(xì)的結(jié)構(gòu)例的俯視圖。
[0033]圖19的(a)是表示圖18中的E_E’間的概略的器件構(gòu)造例的剖視圖，圖19的(b)是表示圖18中的F-F’間的概略的器件構(gòu)造例的剖視圖。
[0034]圖20的(a)是表示圖18中的G_G’間的概略的器件構(gòu)造例的剖視圖，圖20的(b)是表示圖18中的H-H’間的概略的器件構(gòu)造例的剖視圖。
[0035]圖21的(a)是在本發(fā)明的實施方式3的半導(dǎo)體器件中表示其阱配置及阱供電方式的結(jié)構(gòu)例的俯視圖，圖21的(b)是表示圖21的(a)的比較例的俯視圖。
[0036]圖22是表示圖21的(a)所示的半導(dǎo)體器件的制造方法的一例的說明圖。
[0037]圖23是表示與圖22接續(xù)的半導(dǎo)體器件的制造方法的一例的說明圖。
[0038]圖24的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示其阱配置方式的基本概念的一例的俯視圖，圖24的(b)是表示成為圖24的(a)的比較例的阱配置方式的俯視圖。
[0039]圖25的(a)、(b)是表示采用了圖24的(a)的阱配置方式的情況下的效果的一例的說明圖。
[0040]圖26的(a)?(C)是表示采用了圖24的(b)的阱配置方式的情況下的問題點(diǎn)的一例的說明圖。
[0041]圖27是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示圖8及圖9的列控制電路塊中的概略的阱配置的結(jié)構(gòu)例的俯視圖。
[0042]圖28的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示與圖3的字線驅(qū)動電路塊的阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖，圖28的(b)是表示圖28的(a)中的1-1’間的概略的器件構(gòu)造例的剖視圖。
[0043]圖29的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示與圖3的整體控制電路塊的阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖，圖29的(b)是表示圖29的(a)中的J-J’間的概略的器件構(gòu)造例的剖視圖。
【具體實施方式】
[0044]在以下實施方式中，為方便起見，必要時分成多個部分或?qū)嵤┓绞竭M(jìn)行說明，但是，除特別明示的情況以外，它們之間并不是毫無關(guān)系的，而是一方為另一方的部分或全部變形例、詳細(xì)、補(bǔ)充說明等關(guān)系。另外，在以下實施方式中，在涉及到要素的數(shù)等(包含個數(shù)、數(shù)值、量、范圍等)情況下，除特別明示的情況以及原理上明確限定為特定數(shù)的情況等，不限于該特定數(shù)，可以是特定數(shù)以上也可以是特定數(shù)以下。
[0045]而且，在以下實施方式中，其結(jié)構(gòu)要素(還包含要素步驟等)除特別明示的情況以及原理上明確認(rèn)為是必需的情況等，當(dāng)然不必是必需的。同樣地，在以下實施方式中，涉及到結(jié)構(gòu)要素等的形狀、位置關(guān)系等時，除特別明示的情況以及原理上明確認(rèn)為不成立的情況等，還包含實質(zhì)上與其形狀等近似或類似的情況等。關(guān)于這一點(diǎn)，上述數(shù)值及范圍也是一樣的。
[0046]此外，在實施方式中，將MIS (Metal Insulator Semiconductor ;金屬絕緣體半導(dǎo)體)型的場效晶體管(FET =Field Effect Transistor)稱作MIS晶體管，將P溝道型的MIS晶體管稱作PMIS晶體管，將η溝道型的MIS晶體管稱作匪IS晶體管。以下，基于附圖詳細(xì)說明本發(fā)明的實施方式。此外，在用于說明實施方式的全部附圖中，對相同部件原則上標(biāo)注相同附圖標(biāo)記，并省略其重復(fù)說明。
[0047](實施方式I)
[0048]《半導(dǎo)體器件整體的概略結(jié)構(gòu)》
[0049]圖1是在本發(fā)明的實施方式I的半導(dǎo)體器件中表示其整體的概略結(jié)構(gòu)例的框圖。圖2是表示圖1中的存儲器的使用例的說明圖。圖1示出在一個半導(dǎo)體芯片內(nèi)形成有各種邏輯電路和存儲電路的稱作SOC (System On a Chip ;單芯片系統(tǒng))等的半導(dǎo)體器件(LSI)。圖1的半導(dǎo)體器件是例如移動電話用LSI，具有兩個處理器單元CPUl、CPU2、應(yīng)用程序單元APPU、存儲器MEMU、基帶單元BBU、和輸入輸出單元10U。
[0050]CPU1、CPU2進(jìn)行基于程序的規(guī)定的運(yùn)算處理，APPU進(jìn)行移動電話所需要的規(guī)定的應(yīng)用程序處理，BBU進(jìn)行伴隨著無線電通信的規(guī)定的基帶處理，IOU擔(dān)任與外部之間的輸入輸出接口。MEMU包含例如SRAM (Static Random Access Memory ;靜態(tài)隨機(jī)存取存儲器)等，隨著這樣的各電路塊的處理而進(jìn)行適宜的存取。例如，如圖2所示，MEMU具有雙端口型的SRAM (DPRAM)和單端口型的SRAM (SPRAM)，用作處理器單元CPU的高速緩存存儲器。此時，例如通過使MEMU等所具有的高速緩存控制器CCN對DPRAM、SPRAM進(jìn)行適宜的存取，從而能夠進(jìn)行高速緩存的命中/非命中的判定、以及高速緩存數(shù)據(jù)的讀取處理/更新處理。
[0051]在這樣的半導(dǎo)體器件中，多是通過例如稱作存儲器編譯器(memory compiler)等的自動設(shè)計工具來安裝DPRAM、SPRAM,并將由此生成的SRAM稱作編譯SRAM等。存儲器編譯器例如通過根據(jù)指定的位線和字線的數(shù)量等依次反復(fù)地配置某單位布局等來自動生成編譯SRAM。該情況下，相對于這樣的反復(fù)配置，也謀求自由度高、還有面積效率高的布局方式。
[0052]《存儲器的主要部分的概略結(jié)構(gòu)》
[0053]圖3是在圖1的半導(dǎo)體器件中表示其所包括的存儲器的主要部分的概略結(jié)構(gòu)例的框圖。圖3所示的存儲器MEMU具有:整體控制電路塊CTLBK、字線驅(qū)動電路塊WLDBK、復(fù)制電路REP、存儲陣列MARY、和列控制電路塊C0LBK。MARY具有:沿第I方向延伸的(m+1)條字線WL [0]?WL [m]、沿與第I方向交叉的第2方向延伸的(n+1)個位線對(BL [0]，ZBL
[0])?(BL [n], ZBL [η])、和配置在(m+1)條字線與(n+1)個位線對的交點(diǎn)處的多個存儲單元MC。各位線對由輸送互補(bǔ)信號的兩條位線(例如BL [0]和ZBL [0])構(gòu)成。
[0054]整體控制電路塊CTLBK例如根據(jù)從外部輸入的讀取用/寫入用控制信號和地址信號等來適宜地控制字線驅(qū)動電路塊WLDBK、復(fù)制電路REP、列控制電路塊C0LBK。WLDBK接收由CTLBK基于地址信號而生成的行選擇信號，并與之相應(yīng)地激活(m+1)條字線WL [O]?WL[m]中的某一條。COLBK具有讀出放大器電路和輸入/輸出緩沖電路等，COLBK接收由CTLBK基于地址信號而生成的列選擇信號，并與之相應(yīng)地選擇(n+1)個位線對中的規(guī)定的位線對。COLBK在讀取動作時，將該選擇的位線對的數(shù)據(jù)通過讀出放大器電路進(jìn)行放大之后經(jīng)由輸出緩沖電路而輸出到外部，在寫入動作時，向該選擇的位線對經(jīng)由輸入緩沖電路輸送從外部輸入的數(shù)據(jù)。
[0055]復(fù)制電路REP在內(nèi)部具有定時調(diào)整電路，接收由CTLBK基于讀取用控制信號而生成的起動信號，并對該起動信號施加規(guī)定的延遲，由此確定COLBK內(nèi)的讀出放大器電路的激活定時。另外，REP接收例如由CTLBK基于寫入用控制信號而生成的起動信號，并對該起動信號施加規(guī)定的延遲，由此確定在WLDBK中激活的字線的非激活定時。
[0056]《存儲陣列的詳細(xì)說明》
[0057]圖4是表示圖3的存儲器中的各存儲單元的結(jié)構(gòu)例的電路圖。圖4所示的存儲單元MC在此為具有四個NMIS晶體管MN — ACl、MN — AC2、MN — DRl、MN — DR2和兩個PMIS晶體管MP — LDUMP — LD2的SRAM存儲單元。麗—DRl、麗—DR2為驅(qū)動器用晶體管，麗—AC1、麗—AC2為存取用晶體管，MP —LD1、MP —LD2為負(fù)載用晶體管。麗—ACl的柵極與字線WL連接，源極-漏極的一方與正極側(cè)的位線BL連接。麗—AC2的柵極與WL連接，源極-漏極的一方與負(fù)極側(cè)的位線ZBL連接。
[0058]MN — DRl、MP — LDl和MN — DR2、MP — LD2分別在電源電壓VDD與接地電源電壓VSS之間構(gòu)成互補(bǔ)型MIS倒相電路(稱作CMIS倒相電路)。這兩個CMIS倒相電路通過使一方的輸入與另一方的輸出連接而構(gòu)成閂鎖電路。麗—AC2的源極-漏極的另一方與CMIS倒相電路(MN — DRl、MP — LDl)的輸入(CMIS倒相電路(MN — DR2、MP — LD2)的輸出)連接。MN —ACl的源極-漏極的另一方與CMIS倒相電路(MN —DR2、MP —LD2)的輸入(CMIS倒相電路(麗—DRl、MP — LDI)的輸出)連接。
[0059]圖5是表示圖4的存儲單元的布局結(jié)構(gòu)例的俯視圖。在圖5中，使字線的延伸方向(長度方向)為X軸方向，使位線的延伸方向(長度方向)為Y軸方向，將在與X軸方向和Y軸方向交叉的Z軸方向上依次形成的講?第I金屬布線層的布局、和第I金屬布線層?第3金屬布線層的布局分離開表示。在圖5所示的存儲單元MC中，首先配置有η型阱NW，在X軸方向上與NW的兩側(cè)鄰接地配置有P型阱PW。在兩個PW和NW的上部(Ζ軸方向)，隔著柵極絕緣膜(未圖示)而分別配置有并列地沿X軸方向延伸的兩條柵極層GT。
[0060]但是，這兩條柵極層GT分別通過使用了柵極二次分割掩模圖案GTRE的柵極二次分割加工而被分割成兩個GT。其結(jié)果為，形成了在PW的一方和NW的上部延伸的GT (使其為GTa)、在GTa的延長線上且在PW的另一方的上部延伸的GT(使其為GTb)、在PW的另一方和NW的上部延伸的GT (使其為GTc)、和在GTc的延長線上且在PW的一方的上部延伸的GT(使其為GTd)。此外，柵極二次分割加工是指這樣的技術(shù):例如，在形成隔著不連續(xù)點(diǎn)而沿一條直線延伸的兩條線狀圖案時，在暫時通過掩模加工形成一條線狀圖案之后，使用GTRE來切斷該線狀圖案的一部分，由此分離成兩條線狀圖案。由此，與通過一次掩模加工而各自獨(dú)立地形成兩條線狀圖案的情況相比，能夠提高線狀圖案的加工精度，有益于微細(xì)化。
[0061]在PW的一方的上部中的GTa部分處，形成有上述的驅(qū)動器用的匪IS晶體管麗—DR1，在NW的上部中的GTa部分處，形成有上述負(fù)載用的PMIS晶體管MP — LDl。另外，在GTb部分處形成有上述的存取用的匪IS晶體管麗—AC2。同樣地，在PW的另一方的上部中的GTc部分處，形成有驅(qū)動器用的匪IS晶體管麗—DR2，在NW的上部中的GTc部分處，形成有負(fù)載用的PMIS晶體管MP _ LD2。另外，在GTd部分處形成有存取用的WIS晶體管MN —ACl。
[0062]在PW的一方，在構(gòu)成麗—DRl、麗—ACl的各柵極層GT的兩側(cè)(Y軸方向)形成有n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)DF。其中，位于麗—DRl的GT與麗—ACl的GT之間的DF由麗—DR1、麗—ACl共有，并經(jīng)由配置在其上部的接點(diǎn)層CT而與第I金屬布線層Ml連接。同樣地，在PW的另一方，在構(gòu)成麗—DR2、麗—AC2的各GT的兩側(cè)形成有n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)DF。其中，位于麗—DR2的GT與麗—AC2的GT之間的DF由麗—DR2、麗—AC2共有，并經(jīng)由配置在其上部的CT而與Ml連接。
[0063]在NW中，在構(gòu)成麗—LDl的柵極層GT和構(gòu)成麗—LD2的GT的兩側(cè)(Y軸方向)分別形成有P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)DF。麗—LDl中的一方的DF相對于由上述的麗—DRl、麗—ACl共有的DF、以及麗—LD2、麗—DR2的通用的GT，適宜地經(jīng)由接點(diǎn)層CT及/或第I金屬布線層Ml而連接。同樣地，麗—LD2中的一方的DF相對于由上述的麗—DR2、麗—AC2共有的DF、以及麗—LDUN — DRl的公用的GT，適宜地經(jīng)由CT及/或Ml而連接。此外，η型的擴(kuò)散層(或阱)通過例如在硅(Si )中導(dǎo)入磷(P)或砷(As)等雜質(zhì)而形成，P型的擴(kuò)散層(或阱)通過例如在硅(Si)中導(dǎo)入硼(B)等雜質(zhì)而形成。另外，η+型的雜質(zhì)濃度比η型的雜質(zhì)濃度高，P+型的雜質(zhì)濃度比P型的雜質(zhì)濃度高。
[0064]麗—LD1、麗—LD2中的另一方的半導(dǎo)體區(qū)域(擴(kuò)散層)DF分別經(jīng)由配置在其上部的接點(diǎn)層CT而與第I金屬布線層Ml連接。該兩個Ml經(jīng)由分別配置在各Ml的上部的第I過孔層Vl而與配置在Vl的上部且沿Y軸方向延伸的第2金屬布線層M2通用地連接。該M2成為電源電壓VDD用的布線。麗—ACl中的不與麗—DRl共有的一側(cè)的DF經(jīng)由配置在其上部的CT而與Ml連接，再進(jìn)一步經(jīng)由配置在Ml的上部的Vl而與沿Y軸方向延伸的M2連接。該M2成為位線BL用的布線。同樣地，麗—AC2中的不與麗—DR2共有的一側(cè)的DF經(jīng)由配置在其上部的CT而與Ml連接，再進(jìn)一步經(jīng)由配置在Ml的上部的Vl而與沿Y軸方向延伸的M2連接。該M2成為位線ZBL用的布線。
[0065]而且，在該存儲單元MC的上部，配置有并列地沿X軸方向延伸的三條第3金屬布線層M3。其中，中間的M3為字線WL用的布線，其兩側(cè)的M3為接地電源電壓VSS用的布線。WL用的M3在兩個P型阱PW的各自上部經(jīng)由配置在M3的下部的第2過孔層V2而與第2金屬布線層M2連接，再進(jìn)一步經(jīng)由配置在M2的下部的第I過孔層Vl而與第I金屬布線層Ml連接。這兩個Ml的一方經(jīng)由配置在其下部的接點(diǎn)層CT而與麗—ACl的柵極層GT連接，這兩個Ml的另一方也同樣地經(jīng)由CT而與麗—AC2的GT連接。
[0066]另外，除字線WL用的第3金屬布線層M3以外，其余兩條M3中的一條在PW的一方的上部經(jīng)由配置在M3的下部的V2而與M2連接，再進(jìn)一步經(jīng)由配置在M2的下部的Vl而與Ml連接。該Ml經(jīng)由配置在其下部的CT而與麗—DRl中的不與麗—ACl共有的一側(cè)的DF連接。同樣地，其余兩條M3中的另一條在PW的另一方的上部經(jīng)由配置在M3的下部的V2而與M2連接，再進(jìn)一步經(jīng)由配置在M2的下部的Vl而與Ml連接。該Ml經(jīng)由配置在其下部的CT而與麗—DR2中的不與麗—AC2共有的一側(cè)的DF連接。
[0067]圖6是在圖5的存儲單元中表示其Α-Α’間的概略的器件構(gòu)造例的剖視圖。在圖6中，在p型的半導(dǎo)體襯底SUBp上配置有η型阱NW及兩個p型阱PW。兩個PW在X軸方向上與NW的兩側(cè)鄰接地配置。在半導(dǎo)體襯底的主面上，在兩個PW內(nèi)分別形成有η.型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)，在NW內(nèi)形成有P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF)。另外，在半導(dǎo)體襯底的主面上，在PW、NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI。該STI在XY平面上以將N+ (DF), P+ (DF)分別包圍的方式形成。
[0068]在半導(dǎo)體襯底的主面上，隔著柵極絕緣膜GOX而形成有柵極層GT。GOX優(yōu)選由例如以鉿類等為代表的、介電常數(shù)比二氧化硅高的高介電常數(shù)膜構(gòu)成，GT由金屬膜等構(gòu)成。不過，當(dāng)然如廣泛公知那樣，也能夠使用二氧化硅(Si02)等的G0X、和由通過多晶硅、金屬膜(氮化鈦(TIN)等)、硅化物膜等適宜地組合而成的層疊膜構(gòu)成的GT。在GT及半導(dǎo)體襯底的主面上形成有層間絕緣膜ISL1，在其一部分上，以一端與GT連接的方式形成有接點(diǎn)層CT。ISLl例如由TEOS (Tetra Ethyl Ortho Silicate ;原娃酸四乙酯)膜或二氧化娃等構(gòu)成,CT例如由通過鈦(TI)、氮化鈦、鎢(W)等組合而成的層疊膜等構(gòu)成。在ISLl上，以與CT的另一端連接的方式形成有第I金屬布線層Ml。Ml例如以銅(Cu)等為主體而構(gòu)成。在Ml及ISLl上形成有層間絕緣膜ISL2，而且，在其上部還形成有第2金屬布線層M2。
[0069]圖7是在圖3的存儲器中表示其存儲陣列的一部分的概略的布局結(jié)構(gòu)例的俯視圖。圖7示出存儲陣列內(nèi)的4X4位的量的存儲單元MC的布局結(jié)構(gòu)例。實際上，與X軸方向的位數(shù)(即位線對的個數(shù))及Y軸方向的位數(shù)(即字線的條數(shù))相應(yīng)地，該4X4位的量的布局朝向X軸方向及Y軸方向依次連續(xù)地配置。如圖7所示，彼此鄰接的MC的布局呈軸對稱關(guān)系。例如，在X軸方向上鄰接的兩個MC的布局以Y軸為基準(zhǔn)而呈軸對稱，在Y軸方向上鄰接的兩個MC的布局以X軸為基準(zhǔn)而呈軸對稱。此外，在圖7中，作為各MC的布局，代表性地示出了 P型阱PW、η型阱NW、柵極層GT及柵極二次分割掩模圖案GTRE，但更具體而言，適用上述的圖5的布局。
[0070]《列控制電路塊的詳細(xì)說明》
[0071]圖8是在圖3的存儲器中表示其列控制電路塊的概略的結(jié)構(gòu)例的電路圖。圖9是表示使用了圖8的列控制電路塊的實際上的結(jié)構(gòu)例的示意圖。圖8所示的列控制電路塊COLBK具有列控制電路C0LCTL、列選擇電路YSEL、位線預(yù)充電電路BLPRE。而且，COLBK具有輸入緩沖電路DIBF、寫入放大器電路WAMP、寫入用開關(guān)電路WSW來作為寫入系統(tǒng)電路，并具有輸出緩沖電路D0BF、讀取用開關(guān)電路RSW、讀出放大器預(yù)充電電路SAPRE、讀出放大器電路SA來作為讀取系統(tǒng)電路。
[0072]列控制電路COLCTL基于來自整體控制電路塊CTLBK或復(fù)制電路REP的控制信號來控制COLBK整體。在來自CTLBK的控制信號中，包含例如列選擇信號(列選擇信號)、以及讀取動作和寫入動作的識別信號等，在來自REP的控制信號中，包含讀出放大器電路的激活信號等。此外，通過閂鎖電路FF鎖存從外部對CTLBK輸入的地址信號，并通過地址譯碼電路ADRDEC對該地址信號進(jìn)行譯碼，由此生成列選擇信號，通過對從外部對CTLBK輸入的控制信號進(jìn)行譯碼而生成讀取動作和寫入動作的識別信號。
[0073]位線預(yù)充電電路BLPRE在此由三個PMIS晶體管構(gòu)成，基于列選擇電路YSEL的控制，在讀取動作和寫入動作的前階段預(yù)先將位線對(BL，ZBL)預(yù)充電至電源電壓VDD。DIBF例如由多個PMIS晶體管及WIS晶體管的組合構(gòu)成，在寫入動作時，讀取來自外部的數(shù)據(jù)輸入信號Din，并輸出到寫入放大器電路WAMP。WAMP例如由多個PMIS晶體管及WIS晶體管的組合構(gòu)成，對從DIBF輸入的信號進(jìn)行放大，并將其作為互補(bǔ)的數(shù)據(jù)信號而輸出。寫入用開關(guān)電路WSW在此由兩個匪IS晶體管構(gòu)成，基于列選擇電路YSEL的控制，將從WAMP輸入的互補(bǔ)的數(shù)據(jù)信號傳遞到規(guī)定的位線對(BL，ZBL)。在圖8中，簡化成相對于一個WAMP連接有一個WSW，但實際上，如圖9所示，相對于一個WAMP并聯(lián)地連接有多個(例如四個等)WSW，并經(jīng)由YSEL對其中的一個WSW進(jìn)行選擇。
[0074]在圖9的例子中，在列控制電路塊COLBK內(nèi)的與11/0的量對應(yīng)的列電路COL [O]中，與數(shù)據(jù)輸入信號Din[0]對應(yīng)的一個WAMP的輸出經(jīng)由四個WSW而與四個位線對(BL[0]，ZBL [O])?(BL [3]，ZBL [3])分別連接。另外，在COLBK內(nèi)的其他與11/0的量對應(yīng)的列電路COL [I]中也是同樣地,雖然省略了一部分圖不,但與數(shù)據(jù)輸入信號Din [I]對應(yīng)的一個WAMP的輸出經(jīng)由四個WSW而與四個位線對(BL [4], ZBL [4])?(BL [7]，ZBL [7])分別連接。YSEL在寫入動作時，從COL [0]、C0L [ I ]中分別各選擇一個WSW。
[0075]其結(jié)果為，Din [O]的信息被傳送到與COL [O]對應(yīng)的四個位線對中的一個(例如(BL [O], ZBL [0]))，在位于該一個位線對與另行選擇的字線WL的交點(diǎn)處的存儲單元MC中寫入Din [O]的信息。而且，與此并行地，Din [I]的信息被傳送到與COL [I]對應(yīng)的四個位線對中的一個(例如(BL [4], ZBL [4]))，在位于該一個位線對與該選擇的WL的交點(diǎn)處的MC中寫入Din [I]的信息。此外，在此示出了 21/0的量的列電路COL [O]、COL [1]，但在例如具有321/0的情況下，同樣地，存在COL [O]?COL [31]。另外，在此，相對于11/0使四個位線對與之對應(yīng)，但相對于11/0當(dāng)然也能夠使8個、16個等的位線對與之對應(yīng)。
[0076]在圖8中，讀取用開關(guān)電路RSW在此由兩個PMIS晶體管構(gòu)成，在讀取動作時，基于列選擇電路YSEL的控制而使規(guī)定的位線對(BL，ZBL)與讀出放大器電路SA的互補(bǔ)輸入節(jié)點(diǎn)連接。在此，與WSW的情況同樣地，簡化成相對于一個SA連接有一個RSW，但實際上，如圖9所示，相對于一個SA并聯(lián)地連接有多個(例如四個等)RSff,并經(jīng)由YSEL對其中一個RSW進(jìn)行選擇。在圖9的例子中，在列電路COL [O]中，四個位線對(BL [O], ZBL [O])?(BL
[3]，ZBL [3])分別經(jīng)由四個RSW而與一個SA連接，并從該SA的輸出得到數(shù)據(jù)輸出信號Dout [O]。同樣地，在列電路COL [I]中，雖然省略了一部分圖示，但四個位線對(BL [4]，ZBL [4])?(BL [7]，ZBL [7])分別經(jīng)由四個RSW而與一個SA連接，并從該SA的輸出得到數(shù)據(jù)輸出信號Dout [I]。在該讀取動作時，YSEL從COL [O]、COL [I]中分別選擇一個RSW。
[0077]在圖8中，讀出放大器預(yù)充電電路SAPRE在此由三個PMIS晶體管構(gòu)成，在將RSW驅(qū)動成接通的前階段預(yù)先將SA的互補(bǔ)輸入節(jié)點(diǎn)預(yù)充電至電源電壓VDD。讀出放大器電路SA例如由CMIS交叉耦合型的放大器電路構(gòu)成，對SA的互補(bǔ)輸入節(jié)點(diǎn)的信號進(jìn)行放大。此時，SA的激活定時基于來自上述的復(fù)制電路REP的控制信號而確定。輸出緩沖電路DOBF例如由多個PMIS晶體管及WIS晶體管的組合構(gòu)成，將SA的輸出信號作為數(shù)據(jù)輸出信號Dout而輸出到外部。其結(jié)果為，在圖9的例子中，位于和COL [O]對應(yīng)的四個位線對中的一個位線對(例如(BL [O], ZBL [O]))與另行選擇的字線WL的交點(diǎn)處的存儲單元MC的信息被作為Dout [O]而讀取。與此并行地，位于和COL [I]對應(yīng)的四個位線對中的一個位線對(例如(BL [4], ZBL [4]))與該選擇的WL的交點(diǎn)處的MC的信息被作為Dout [I]而讀取。
[0078]此外，在圖8中，列選擇電路YSEL在此由多個邏輯運(yùn)算電路構(gòu)成，基于來自列控制電路COLCTL的輸入信號，進(jìn)行上述那樣的WSW、RSW、BLPRE、SAPRE的選擇以及控制。即，基于COLCTL所識別的讀取動作和寫入動作的識別信息而選擇WSW或RSW的某一方，并且，基于COLCTL所識別的列選擇信息而從上述的多個WSW或多個RSW中將特定的開關(guān)驅(qū)動成接通。另外，與該WSW、RSW的控制同時地，也適宜控制BLPRE、SAPRE內(nèi)的各開關(guān)(MIS晶體管)的接通/斷開。
[0079]《列控制電路塊的阱配置、供電結(jié)構(gòu)(本實施方式I的主要特征)》
[0080]圖10是在圖8及圖9的列控制電路塊中表示與其阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖。在圖10中，關(guān)于圖9中的列電路COL [O]、COL [I]和與其連接的存儲陣列MARY的一部分，示出了它們的阱以及阱供電的布局結(jié)構(gòu)例。在圖10中，在Y軸方向(未圖示的位線的延伸方向)上，按順序配置有伴隨著MARY、WSW、BLPRE, RSW、YSEL、SA(NMIS)、COLCTL、WAMP、SA (PMIS)JP DIBF、D0BF 的各阱。
[0081]在存儲陣列MARY中，如圖5及圖7所示，在X軸方向(未圖示的字線的延伸方向)上，P型阱PW和η型阱NW交替地反復(fù)配置。在寫入用開關(guān)電路WSW中，為了形成圖8所示那樣的各匪IS晶體管，沿X軸方向連續(xù)地配置有PW。在位線預(yù)充電電路BLPRE、讀取用開關(guān)電路RSW中，為了形成圖8所示那樣的各PMIS晶體管，沿X軸方向連續(xù)地配置有NW。在列選擇電路YSEL中，為了形成圖8所示那樣的各種邏輯運(yùn)算電路(即CMIS型的電路)，在X軸方向上交替地配置有PW和NW。
[0082]在讀出放大器電路SA (WIS)中，為了形成在圖8中說明的CMIS交叉耦合型放大器電路的匪IS晶體管，沿X軸方向連續(xù)地配置有PW。在列控制電路C0LCTL、寫入放大器電路WAMP、讀出放大器電路SA (PMIS)中，為了形成分別構(gòu)成C0LCTL、WAMP的PMIS晶體管及匪IS晶體管，在X軸方向上交替地配置有PW和NW。而且，在該NW內(nèi)，形成有SA (CMIS交叉耦合型放大器電路)的PMIS晶體管。在輸入緩沖電路DIBF、輸出緩沖電路DOBF中，為了形成構(gòu)成輸入緩沖電路DIBF、輸出緩沖電路DOBF的PMIS晶體管及WIS晶體管，在X軸方向上交替地反復(fù)地配置有PW和NW。
[0083]在這樣的阱配置例中，首先，在MARY中，與在X軸方向上交替地配置的PW及NW分別相應(yīng)地，在X軸方向上依次排列地配置有P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)及n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0對配置于各PW內(nèi)的各P+ (DFW)供給接地電源電壓VSS，由此對該各PW進(jìn)行供電。另外，對配置于各NW內(nèi)的各N+(DFW)供給電源電壓VDD，由此對該各NW進(jìn)行供電。
[0084]另一方面，在上述的WSW?SA (PMIS)的區(qū)域中，在彼此鄰接的列電路COL [O]、COL [I]的邊界部分處，設(shè)有沿Y軸方向延伸的供電區(qū)域WPA1。WPAl由分別以Y軸方向為長邊而具有細(xì)長的大致矩形形狀的兩個P+ (DFW)和一個N+ (DFW)構(gòu)成。該兩個P+ (DFff)中的一方配置在WSW的區(qū)域中的PW內(nèi)，另一方配置在YSEL?SA(PMIS)的區(qū)域中的PW內(nèi)。該一個N+ (DFW)配置在BLPRE、RSW的區(qū)域中的NW內(nèi)。對該兩個P+ (DFW)供給VSS，對該一個N+ (DFW)供給VDD，由此對各自對應(yīng)的PW及NW進(jìn)行供電。像這樣，通過在各個列電路的邊界部分處配置供電區(qū)域WPA1，在如上所述，使用存儲器編譯器等將列電路重復(fù)與I/O數(shù)相應(yīng)的數(shù)目而配置時，能夠使WPAl被其兩側(cè)的列電路所共有，因此能夠提高面積效率。
[0085]在此，在圖10的阱配置例中，進(jìn)一步地，在Y軸方向上、且在DIBF、DOBF的區(qū)域的兩側(cè)，還分別具有沿X軸方向延伸的供電區(qū)域WPAn、WPAp。該WPAn、WPAp為本實施方式I的主要特征之一。WPAn配置在DIBF、D0BF的區(qū)域與SA (PMIS)等的區(qū)域之間，具有以縱貫COL [O]、COL [I]的方式朝向X軸方向連續(xù)地延伸的η型阱NW、和形成于該NW內(nèi)的n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0該NW與上述的SA (PMIS)等的區(qū)域內(nèi)的NW、和DIBF、D0BF的區(qū)域內(nèi)的NW分別連結(jié)。對該N+ (DFW)供給VDD，由此對SA (PMIS)等的區(qū)域內(nèi)的NW、和DIBF、D0BF的區(qū)域內(nèi)的NW進(jìn)行供電。此外，在圖10的例子中，為了進(jìn)一步強(qiáng)化從上述的WPAn向SA (PMIS)用的NW的供電，使向該SA (PMIS)用的NW內(nèi)供給VDD的N+(DFff)另行形成。
[0086]另一方面，WPAp在Y軸方向上隔著DIBF、DOBF的區(qū)域而配置在與WPAn相對的位置，具有在COL [O]中朝向X軸方向延伸的P型阱PW、形成于該P(yáng)W內(nèi)的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)、在COL [I]中朝向X軸方向延伸的PW、和形成于該P(yáng)W內(nèi)的P+(DFff)0與COL [O]對應(yīng)的WPAp內(nèi)的PW和與COL [O]對應(yīng)的DIBF、D0BF的區(qū)域內(nèi)的PW連結(jié)，與COL [I]對應(yīng)的WPAp內(nèi)的PW和與COL [I]對應(yīng)的DIBF、DOBF的區(qū)域內(nèi)的PW連結(jié)。對WPAp內(nèi)的各P+ (DFff)供給VSS，由此對DIBF、DOBF的區(qū)域內(nèi)的各PW進(jìn)行供電。
[0087]圖11是在圖10的布局中表示其B-B’間的概略的器件構(gòu)造例的剖視圖。在圖11中，示出了與圖10的存儲陣列MARY相關(guān)的供電部分的器件構(gòu)造例，除圖10所示的阱及其供電部分以外，也同時示出其上部(Z軸方向)的器件構(gòu)造。在圖11中，在P型半導(dǎo)體襯底SUBp上，沿X軸方向交替地連續(xù)配置有P型阱PW和η型阱NW。在半導(dǎo)體襯底的主面上，在各PW內(nèi)分別形成有P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)，在各NW內(nèi)分別形成有η.型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0另外，在半導(dǎo)體襯底的主面上，在PW、NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI。該STI在XY平面上以將N+ (DFW), P+ (DFff)分別包圍的方式形成。
[0088]在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個接點(diǎn)層CT。多個CT中的一部分，一端與上述的各PW內(nèi)的P+(DFW)分別連接，多個CT中的另外一部分，一端與上述的各NW內(nèi)的N+ (DFW)分別連接。在ISLl上形成有第I金屬布線層M1，在該ISLU Ml上層疊有層間絕緣膜ISL2。在ISL2上形成有第2金屬布線層M2，在該ISL2、M2上層疊有層間絕緣膜ISL3。在ISL3上形成有第3金屬布線層M3。另外，在ISL2內(nèi)形成有用于連接Ml和M2的第I過孔層VI，在ISL3內(nèi)形成有用于連接M2和M3的第2過孔層V2。
[0089]在此，一端與上述的各PW內(nèi)的P+(DFW)連接的各CT，其另一端按順序經(jīng)由M1、V1、M2、V2而與M3連接。該M3在此為沿X軸方向延伸的一條布線，相對于該M3通用地連接有上述的各PW內(nèi)的P+ (DFff)0對該M3供給接地電源電壓VSS。另一方面，一端與上述的各NW內(nèi)的N+ (DFW)連接的各CT，其另一端按順序經(jīng)由Ml、Vl而與M2連接。該M2在此為并列地沿Y軸方向延伸的多條布線。該多條M2在未圖示的區(qū)域中共同連接。對該M2供給電源電壓VDD。
[0090]圖12是在圖10的布局中表示其C-C’間的概略的器件構(gòu)造例的剖視圖。在圖12中，示出了與圖10的COLCTL、WAMP、SA (PMIS)的區(qū)域相關(guān)的供電部分的器件構(gòu)造例，除圖10所示的阱及其供電部分以外，同時還示出其上部(Z軸方向)的器件構(gòu)造。圖12的器件構(gòu)造例與上述的圖11的器件構(gòu)造例相比，交替地配置的各阱的數(shù)量不同，除此以外，其他基本構(gòu)造與圖11的情況相同。
[0091]《阱供電方式的詳細(xì)說明(本實施方式I的主要特征及效果的詳細(xì)說明)》
[0092]圖13是在本發(fā)明的實施方式I的半導(dǎo)體器件中表示其阱配置及阱供電方式的基本概念的俯視圖。圖13是提取出了圖10中的DIBF、DOBF的區(qū)域周邊的圖，其特征在于P型阱PW具有第I部分ARl和第2部分ARP2，以及η型阱NW具有第I部分ARl和第2部分ARN2。關(guān)于圖13的布局結(jié)構(gòu)，概略地說，在ARl中，沿X軸方向交替地鄰接配置有多個PW和NW，在Y軸方向上隔著該ARl在一側(cè)配置有相對于該多個PW通用的供電區(qū)域(第2部分ARP2)，在另一側(cè)配置有相對于該多個NW通用的供電區(qū)域(第2部分ARN2)。
[0093]在ARl中，沿X軸方向按順序鄰接地配置有PW的第IA部分ARPla、NW的第IA部分ARNla、Pff的第IB部分ARPlb、NW的第IB部分ARNlb。PW的第2部分ARP2具有朝向X軸方向延伸的細(xì)長帶狀的形狀，在Y軸方向上，與ARPla、ARPlb連結(jié)并且與ARNla鄰接地配置。NW的第2部分ARN2具有朝向X軸方向延伸的細(xì)長帶狀的形狀，在Y軸方向上，在隔著ARNla、ARPlb、ARNlb而與ARP2相對的一側(cè)，與ARNla、ARNlb連結(jié)并且與ARPlb鄰接地配置。
[0094]在此，在PW的第2部分ARP2內(nèi)形成有P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+(DFW)。為了對ARPla、ARPlb充分地進(jìn)行供電，P+ (DFW)具有X軸方向的尺寸Xl大于Y軸方向的尺寸Yl的大致矩形的形狀。換言之，P+ (DFW)包含相對于夾在ARPla與ARPlb之間的ARNla在Y軸方向上相對的區(qū)間。同樣地，在NW的第2部分ARN2內(nèi)形成有n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0為了對ARNla、ARNlb充分地進(jìn)行供電，N+ (DFW)具有X軸方向的尺寸大于Y軸方向的尺寸的大致矩形的形狀。換言之，N+ (DFW)包含相對于夾在ARNla與ARNlb之間的ARPlb在Y軸方向上相對的區(qū)間。
[0095]另外，在第I部分ARl中配置有朝向X軸方向延伸的多個柵極層GT。該多個GT以跨著ARPla與ARNla的邊界部分、ARNla與ARPlb的邊界部分、ARPlb與ARNlb的邊界部分中的至少任意一個的方式配置。此外，雖然省略了圖示，但在Y軸方向上，在隔著該GT的兩側(cè)適宜地形成有以該GT為MIS晶體管的柵極的源極-漏極區(qū)域。該源極-漏極區(qū)域在PW(ARPla、ARPlb)內(nèi)為n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)，在NW (ARNla、ARNlb)內(nèi)為P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)。
[0096]而且，在圖13中，如同時在圖10等中所述那樣，沿X軸方向按順序并列地配置有多個列電路COL [0]、C0L [I]，各個列電路為具有上述的PW的第I部分(ARPla、ARPlb)及第2部分ARP2、和NW的第I部分(ARNla、ARNlb)及第2部分ARN2的結(jié)構(gòu)。在此，隨著列電路的反復(fù)配置，NW的第2部分ARN2成為在X軸方向上且在各個列電路中連續(xù)的結(jié)構(gòu)。另一方面，關(guān)于ARN2內(nèi)的供電用擴(kuò)散層N+(DFW)，在此為在各個列電路中不連續(xù)的結(jié)構(gòu)，當(dāng)然也能夠是連續(xù)的結(jié)構(gòu)。
[0097]此外，在圖13 中，第 I 部分 ARl 所含有的 PW (ARPla、ARPlb)及 NW (ARNla,ARNlb)分別具有并列地沿Y軸方向在一條直線上延伸的兩條邊，該兩條邊未必位于一條直線上，例如，也可以為朝向Y軸方向階梯狀地延伸那樣的形狀。即，在例如PW的ARPla內(nèi)沿Y軸方向依次形成有多個匪IS晶體管那樣的情況下、且其各匪IS晶體管的晶體管尺寸不同的情況下，存在根據(jù)該尺寸的不同而使PW的X軸方向的尺寸(即柵極寬度)依存于Y軸方向的位置而適宜地改變以提高面積效率的情況。另外，在各個列電路中，供電用擴(kuò)散層P+ (DFff),N+ (DFff)在此由連續(xù)的一條線狀圖案實現(xiàn)，但根據(jù)情況的不同也能夠通過將該一條線狀圖案在X軸方向的任意部位適宜地分割而使供電用擴(kuò)散層P+ (DFff),N+ (DFW)由多條線狀圖案實現(xiàn)。但是，由于希望P+ (DFW)、N+ (DFW)的面積盡可能較大，所以優(yōu)選由一條線狀圖案實現(xiàn)。
[0098]通過使用這樣的阱配置及阱供電方式，例如，能夠得到下述(I)?(3)那樣的效果。圖14的(a)、圖15的(a)、圖16的(a)分別是表示圖13的阱配置及阱供電方式的效果的一例的說明圖，圖14的(b)、圖15的(b)、圖16的(b)分別是表示圖14的(a)、圖15的(a)、圖16的(a)的比較例的說明圖。
[0099](I)在向X軸方向反復(fù)地配置某單位布局時，由于該單位布局中的阱的個數(shù)無限制，所以布局的自由度提高了，其結(jié)果是實現(xiàn)了半導(dǎo)體器件的小面積化。即，例如如圖14的(b)所示，在以11/0的量為單位布局而沿X軸方向反復(fù)地配置時，若采用在該各I/O的邊界部分處設(shè)置供電用擴(kuò)散層(在此為P+ (DFW))那樣的方式，則需要使該單位布局內(nèi)的阱的個數(shù)為奇數(shù)個。即，在單位布局內(nèi)，作為在X軸方向上交替地配置P型阱PW和η型阱NW的結(jié)構(gòu)，需要其兩端均為PW或均為NW。因此，當(dāng)采用圖13那樣的方式時，如圖14的(a)所示，無論單位布局內(nèi)的阱的個數(shù)為奇數(shù)個還是偶數(shù)個，均能夠沒有問題地采用向X軸方向反復(fù)配置。
[0100]( 2 )在各阱內(nèi)，能夠從較寬范圍選擇形成于內(nèi)部的各晶體管的晶體管尺寸(即布局的自由度提高)，其結(jié)果為實現(xiàn)了半導(dǎo)體器件的小面積化。即，例如在圖15的(b)所示的比較例中，相對于在X軸方向上交替地配置的PW及NW，設(shè)有沿Y軸方向延伸的供電用擴(kuò)散層P+ (DFW)及N+ (DFff)0在PW、NW內(nèi)適宜地形成有MIS晶體管，期望使該MIS晶體管的柵極層GT連同例如圖5所示的SRAM存儲單元中的柵極層的延伸方向均為沿X軸方向延伸。在PW內(nèi)且在GT的兩側(cè)形成有成為WIS晶體管的源極-漏極的n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)，在NW內(nèi)且在GT的兩側(cè)形成有成為PMIS晶體管的源極-漏極的p+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF)0
[0101]在此，根據(jù)柵極寬度來調(diào)整各PMIS晶體管及各匪IS晶體管的尺寸，該柵極寬度與各N+ (DF),P+ (DF)的X軸方向上的尺寸相符。于是，如圖15的(b)所示，當(dāng)設(shè)置沿Y軸方向延伸的供電用擴(kuò)散層P+ (DFff),N+ (DFW)時，其成為阻礙，難以擴(kuò)大各N+ (DF),P+ (DF)的X軸方向上的尺寸。尤其在圖10及圖13所示那樣的列電路COL [O]、COL [I]中，各個列電路的X軸方向上的最大尺寸受到存儲陣列MARY內(nèi)的SRAM存儲單元的X軸方向上的尺寸(在圖10的例子中為四個SRAM存儲單元的量的尺寸)的限制。該情況下，難以通過單純地擴(kuò)大PW、NW自身的X軸方向上的尺寸來確保晶體管尺寸。因此，當(dāng)采用圖13那樣的方式時，如圖15的(a)所示，由于消除了上述那樣的阻礙(Y軸方向的供電用擴(kuò)散層)，所以能夠沿X軸方向充分地擴(kuò)大PW、NW內(nèi)的各N+ (DF), P+ (DF)。
[0102](3)由于能夠充分地確保供電用擴(kuò)散層自身的面積，所以例如能夠提高對閂鎖效應(yīng)等的耐性，提高半導(dǎo)體器件的可靠性。即，為了解決上述的(I)及(2)所述的問題，考慮采用例如圖16的(b)所示那樣的方式。在圖16的(b)的比較例中，按各PW，在Y軸方向的一端部配置沿X軸方向延伸的供電用擴(kuò)散層P+ (DFW)，按各NW，在Y軸方向的另一端部配置沿X軸方向延伸的供電用擴(kuò)散層N+ (DFff)0但是，該情況下，供電用擴(kuò)散層的面積(或面積比率(=供電用擴(kuò)散層的面積/阱面積))減小。因此，當(dāng)采用圖13那樣的方式時，如圖16的(a)所示，與圖16的(b)的情況相比，能夠增大供電用擴(kuò)散層的面積。
[0103]以上，通過使用本實施方式I的半導(dǎo)體器件，代表性地能夠?qū)崿F(xiàn)具有高自由度的布局的半導(dǎo)體器件。其結(jié)果為，實現(xiàn)了半導(dǎo)體器件的小面積化。[0104](實施方式2)
[0105]《阱供電方式的詳細(xì)說明(變形例I)》
[0106]圖17是在本發(fā)明的實施方式2的半導(dǎo)體器件中表示其阱配置及阱供電方式的概略結(jié)構(gòu)例的俯視圖。圖17所示的半導(dǎo)體器件是提取出的圖10中的從COLCTL、WAMP、SA(PMIS)的區(qū)域至DIBF、DOBF的區(qū)域。在圖17中，其特征在于，實施方式I所述那樣的沿X軸方向延伸的供電區(qū)域?qū)ξ挥谄鋂軸方向的兩側(cè)的阱進(jìn)行供電；在沿X軸方向延伸的供電區(qū)域的Y軸方向上的兩側(cè)具有虛擬柵極層；對沿X軸方向延伸的供電區(qū)域進(jìn)一步組合沿Y軸方向延伸的供電區(qū)域。
[0107]在圖17中，η型阱NW具有:具有沿X軸方向延伸的細(xì)長帶狀的形狀的第4部分ARN4 ;配置于在Y軸方向上夾著ARN4的一側(cè)且與ARN4具有連結(jié)部分的第3Α部分ARN3a及第3B部分ARN3b ;和配置于在Y軸方向上夾著ARN4的另一側(cè)且與ARN4具有連結(jié)部分的第3C部分ARN3c。ARN3a、ARN3b在X軸方向上中間夾著P型阱PW而配置，該P(yáng)W在Y軸方向上與ARN4鄰接地配置。另外，在X軸方向上，在ARN3c的兩側(cè)均配置有PW，該P(yáng)W在Y軸方向上與ARN4鄰接地配置。
[0108]在圖17中，ARN4與ARN3c的連結(jié)部分的長度Wl和ARN4與ARN3a的連結(jié)部分的長度W2不同，和ARN4與ARN3b的連結(jié)部分的長度W3也不同。另外，在各個列電路(例如COL
[O])內(nèi)，配置于在Y軸方向上夾著ARN4的一側(cè)的NW部分的數(shù)量與配置于在另一側(cè)的NW部分的數(shù)量不同(在圖17的例中為一個部分和兩個部分)。在ARN4內(nèi)配置有n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFW)，在ARN3a、ARN3b、ARN3c中，經(jīng)由該N+ (DFW)及NW而進(jìn)行供電。像這樣，通過從沿X軸方向延伸的供電區(qū)域(ARN4)對設(shè)置在其Y軸方向的兩側(cè)的阱進(jìn)行供電，能夠使供電區(qū)域被其兩側(cè)的阱所共用，因此能夠提高面積效率。另外，如圖17所示，將ARN4配置于在沿Y軸方向前進(jìn)的過程中阱的寬度(X軸方向的尺寸)不同的部位和阱的數(shù)量不同的部位是尤其有益的。由此，能夠?qū)崿F(xiàn)布局的自由度的提高(即能夠靈活地改變阱寬和阱數(shù)量)和面積效率的提高。
[0109]另外，在圖17中，如也在圖13中所述那樣，配置有跨著PW與NW的邊界部分且并列地沿X軸方向延伸的多個柵極層GT、和成為該GT的源極-漏極區(qū)域的擴(kuò)散層(在PW內(nèi)為n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)，在NW內(nèi)為P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF))。在此，在ARN4的Y軸方向上的兩側(cè)，在ARN4與GT之間設(shè)有與GT并列地沿X軸方向延伸的虛擬柵極層GT —DMY。GT —DMY與GT不同，不作為MIS晶體管的柵極而發(fā)揮功能。具體而言，該GT —DMY在其ARN4側(cè)不具有成為源極-漏極區(qū)域的擴(kuò)散層。當(dāng)如圖17所示設(shè)置ARN4時，GT的圖案密度在該ARN4附近發(fā)生變化，從而存在制造偏差增大的可能，但若這樣設(shè)置GT — DMY,則能夠?qū)D案密度均勻地保持于某種程度，從而能夠充分地維持制造工藝的加工精度。
[0110]而且，在圖17中，在各個列電路COL [0]、C0L [ I]的邊界部分的PW內(nèi)配置有沿Y軸方向延伸的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+(DFW)，另外，在各個列電路中的NW的第3C部分(ARN3c )內(nèi)配置有沿Y軸方向延伸的n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFW)。該P(yáng)+ (DFW), N+ (DFW)分別具有Y軸方向的尺寸大于X軸方向的尺寸的大致矩形的形狀。像這樣，存在通過將沿X軸方向延伸的供電區(qū)域和沿Y軸方向延伸的供電區(qū)域組合使用而能夠?qū)Ω髭甯咝У鼗蚋浞值剡M(jìn)行供電的情況。[0111]例如，在不使用沿Y軸方向延伸的供電區(qū)域而僅由全部沿X軸方向延伸的供電區(qū)域構(gòu)成的情況下，例如以下方面令人擔(dān)心。首先，當(dāng)使用沿X軸方向延伸的供電區(qū)域時，Y軸方向的阱尺寸可能稍微增大。因此，例如在半導(dǎo)體器件中Y軸方向的尺寸受到限制那樣的情況下，除沿X軸方向延伸的供電區(qū)域以外，也適宜地使用沿Y軸方向延伸的供電區(qū)域是有益的。其次，當(dāng)使用沿X軸方向延伸的供電區(qū)域時，在例如成為該供電區(qū)域的供電對象的阱中的Y軸方向的尺寸較大的情況下，在該阱內(nèi)可能產(chǎn)生距該供電區(qū)域的距離變遠(yuǎn)的部分，因此供電能力可能不足。在這樣的情況下，除沿X軸方向延伸的供電區(qū)域以外，也適宜地使用沿Y軸方向延伸的供電區(qū)域是有益的。另外，除此以外，如在圖14中所述那樣，在某反復(fù)單位內(nèi)的阱的個數(shù)為奇數(shù)個的情況下，存在通過沿Y軸方向延伸的供電區(qū)域也能夠充分地確保布局的自由度(面積效率)的情況。在這樣的情況下，適宜地使用沿Y軸方向延伸的供電區(qū)域也是有益的。
[0112]在圖17的例子中，ARN3c內(nèi)的N+ (DFff)是為了進(jìn)一步提高對例如SA (PMIS)的供電能力而設(shè)置的。另外，COL [O]、COL [I]的邊界部分的P+ (DFW)是為了尤其能夠?qū)AMP內(nèi)的NMIS晶體管充分地進(jìn)行供電并且也能夠同時實現(xiàn)某種程度的充分的面積效率而設(shè)置的。即，在WAMP等的區(qū)域中，由于各個列電路內(nèi)的阱的數(shù)量如在圖14中所述那樣為奇數(shù)個，所以能夠在各個列電路的邊界部分配置供電區(qū)域，由此，能夠使該供電區(qū)域被其兩側(cè)的列電路所共用，因此也能夠充分地確保面積效率。
[0113]《本實施方式2的半導(dǎo)體器件的詳細(xì)的器件構(gòu)造》
[0114]圖18是在圖17的半導(dǎo)體器件中表示其一部分區(qū)域的更為詳細(xì)的結(jié)構(gòu)例的俯視圖。圖19的(a)是表示圖18中的E-E’間的概略的器件構(gòu)造例的剖視圖，圖19的(b)是表示圖18中的F-F’間的概略的器件構(gòu)造例的剖視圖。圖20的(a)是表示圖18中的G-G’間的概略的器件構(gòu)造例的剖視圖，圖20的(b)是表示圖18中的H-H’間的概略的器件構(gòu)造例的剖視圖。
[0115]圖18所示的結(jié)構(gòu)例是將圖17中的區(qū)域AREAlO提取出并使之更具體化的圖。在圖18中，在X軸方向上示出一個列電路COL的范圍，在該列電路的X軸方向上的邊界部分處分別配置有沿Y軸方向延伸的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFff) [1]、[2]。在該兩個P+ (DFff) [1]、[2]之間，沿X軸方向按順序配置有n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+(DF) [l]、p+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF) [l]、n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+(DFff) [2]、p+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF) [2]、n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)
[2]。N+ (DFff) [2]具有沿Y軸方向延伸的形狀。另外，在Y軸方向上，以與N+ (DF) [I]、P+ (DF) [1]、N+ (DFff) [2]、P+ (DF) [2]、N+ (DF) [2]相對的方式，配置有沿 X 軸方向延伸的n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff) [I]。
[0116]P+ (DFff) [I]、N+ (DF) [I]形成在 P 型阱 PW 內(nèi)，P+ (DF) [I]、N+ (DFff) [2]、P+ (DF) [2]、N+ (DFff) [I]形成在 η 型阱 NW 內(nèi)，P+ (DFff) [2]、N+ (DF) [2]形成在 ρ 型阱PW內(nèi)。伴隨這種結(jié)構(gòu)，存在NW與PW的接合部分，但實際上，各擴(kuò)散層及供電用擴(kuò)散層在XY平面上以從嵌入絕緣膜(元件分隔膜)STI露出的方式形成，因此該NW與PW的接合部分存在于該STI的下部(Ζ軸方向)。
[0117]在N+ (DF) [I]和P+ (DF) [I]的上部(Ζ軸方向)，以跨著PW與NW的接合部分的方式配置有并列地沿X軸方向延伸的多條(在此為兩條)柵極層GT。N+ (DF) [1]、P+ (DF)[I]成為該GT的源極-漏極區(qū)域。而且，在該GT與N+ (DFff) [I]之間，配置有與該GT并列地沿X軸方向延伸的虛擬柵極層GT _ DMY。GT _ DMY不作為MIS晶體管的柵極發(fā)揮功能，在GT —DMY的N+ (DFff) [I]側(cè)不存在成為源極-漏極區(qū)域的擴(kuò)散層。同樣地，在N+(DF) [2]和P+ (DF) [2]的上部(Z軸方向)，以跨著PW與NW的接合部分的形式配置有并列地沿X軸方向延伸的多條(在此為兩條)GT。N+ (DF) [2]、P+ (DF) [2]成為該GT的源極-漏極區(qū)域。而且，在該GT與N+ (DFff) [I]之間配置有與該GT并列地沿X軸方向延伸且不作為MIS晶體管發(fā)揮功能的虛擬柵極層GT — DMY。另外，在各擴(kuò)散層、供電用擴(kuò)散層以及各柵極層的上部(Z軸方向)適宜地配置有接點(diǎn)層CT。
[0118]在圖19的(a)中，示出以X軸方向的線將圖18中的供電用擴(kuò)散層N+ (DFff) [I]的區(qū)域剖切而得到結(jié)構(gòu)例。在圖19的(a)中，除圖18所示的各結(jié)構(gòu)例以外，同時還示出其上部(Z軸方向)的器件構(gòu)造例。在圖19的(a)中，在P型半導(dǎo)體襯底SUBp上配置有η型阱NW。在半導(dǎo)體襯底的主面上，在NW內(nèi)形成有η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0另外，在半導(dǎo)體襯底的主面上，在NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI，該STI在XY平面上以包圍N+(DFW)的方式形成。在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個接點(diǎn)層CT。多個CT的一端與上述的NW內(nèi)的N+ (DFW)分別連接。在ISLl上形成有第I金屬布線層M1，在該Ml上層疊有層間絕緣膜ISL2。多個CT的另一端與該Ml分別連接。對該Ml供給電源電壓VDD。
[0119]在圖19的(b)中，示出以X軸方向的線將圖18中的各擴(kuò)散層以及沿Y軸方向延伸的供電用擴(kuò)散層的區(qū)域剖切而得到的截面結(jié)構(gòu)例。在圖19的(b)中，除圖18所示的各結(jié)構(gòu)例以外，同時還示出其上部(Z軸方向)的器件構(gòu)造例。在圖19的(b)中，在P型半導(dǎo)體襯底SUBp上，沿X軸方向按順序配置有P型阱PW、η型阱NW和P型阱PW。在半導(dǎo)體襯底的主面上，在各PW內(nèi)分別形成有P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)，在NW內(nèi)形成有η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+(DFW)。另外，在半導(dǎo)體襯底的主面上，在PW、NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI。該STI在XY平面上以將P+ (DFW), N+ (DFff)分別包圍的方式形成。
[0120]在半導(dǎo)體襯底的主面上，在PW的一方和NW的上部，隔著柵極絕緣膜GOX而形成有柵極層GT。在PW的一方和NW的區(qū)域內(nèi)，在該GOX的下部分別存在MIS晶體管的溝道區(qū)域，在該溝道區(qū)域以外的部分配置有STI。同樣地，在PW的另一方和NW的上部，隔著GOX而形成有GT。在PW的另一方和NW的區(qū)域內(nèi)，在該GOX的下部分別存在MIS晶體管的溝道區(qū)域，在該溝道區(qū)域以外的部分配置有STI。
[0121]另外，在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個(在此為五個)接點(diǎn)層CT。其中，兩個CT的一端與上述的各PW內(nèi)的P+ (DFW)分別連接，一個CT的一端與上述的NW內(nèi)的N+ (DFW)連接，其余兩個CT的一端與上述的兩個GT分別連接。在ISLl上形成有多個第I金屬布線層Μ1，在該ISL1、Ml上層疊有層間絕緣膜ISL2。五個CT的另一端與該多個Ml適宜地連接。其中，對經(jīng)由CT而與P+ (DFW)連接的Ml供給接地電源電壓VSS，對經(jīng)由CT而與N+ (DFW)連接的Ml供給電源電壓VDD。
[0122]在圖20的(a)中，示出以Y軸方向的線將圖18中的n+型的源極-漏極擴(kuò)散層以及沿X軸方向延伸的n+型的供電用擴(kuò)散層的區(qū)域剖切而得到的截面結(jié)構(gòu)例。在圖20的(a)中，除圖18所示的各結(jié)構(gòu)例以外，同時還示出其上部(Z軸方向)的器件構(gòu)造例。在圖20的(a)中，在p型半導(dǎo)體襯底SUBp上，沿Y軸方向按順序配置有η型阱NW和P型阱PW。在半導(dǎo)體襯底的主面上，在PW內(nèi)形成有成為源極-漏極區(qū)域的多個η+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)，在NW內(nèi)形成有η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0另外，在半導(dǎo)體襯底的主面上，在PW、NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI。該STI在XY平面上以包圍N+ (DFff)的方式形成。
[0123]在半導(dǎo)體襯底的主面上，在PW上隔著柵極絕緣膜GOX而形成有多個(在此為兩個)柵極層GT。在隔著該各GT而位于兩側(cè)的PW內(nèi)配置有成為上述的源極-漏極區(qū)域的多個N+(DF)。另外，在半導(dǎo)體襯底的主面中的、NW與PW的邊界附近配置有包圍上述的N+ (DFW)的STI，在該STI的上部，以與上述的兩個GT并列的方式隔著GOX而配置有虛擬柵極層GT _DMY。這樣，GT _ DMY配置在STI上，不作為MIS晶體管的柵極發(fā)揮功能。
[0124]在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個接點(diǎn)層CT。多個CT的一部分，一端與上述的PW內(nèi)的成為源極-漏極區(qū)域的多個N+ (DF)分別連接，另一部分，一端與NW內(nèi)的N+ (DFW)連接。在ISLl上形成有多個第I金屬布線層Μ1，在該ISL1、Ml上層疊有層間絕緣膜ISL2。多個CT的另一端與該多個Ml適宜地連接。其中，對經(jīng)由CT而與N+ (DFff)連接的Ml供給電源電壓VDD。
[0125]在圖20的(b)中，示出以Y軸方向的線將圖18中的P+型的源極-漏極擴(kuò)散層以及沿X軸方向延伸的n+型的供電用擴(kuò)散層的區(qū)域剖切而得到的截面結(jié)構(gòu)例。在圖20的(b)中，除圖18所示的各結(jié)構(gòu)例以外，同時還示出其上部(Z軸方向)的器件構(gòu)造例。在圖20的
(b)中，在P型半導(dǎo)體襯底SUBp上配置有η型阱NW。在半導(dǎo)體襯底的主面上，在NW內(nèi)形成有成為源極-漏極區(qū)域的多個P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF)和η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0另外，在半導(dǎo)體襯底的主面上，在NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI。該STI在XY平面上以包圍N+ (DFW)的方式形成。
[0126]在半導(dǎo)體襯底的主面上，在NW上隔著柵極絕緣膜GOX而形成有多個(在此為兩個)柵極層GT。在隔著該各GT而位于兩側(cè)的NW內(nèi)配置有成為上述的源極-漏極區(qū)域的多個P+ (DF)。另外，在半導(dǎo)體襯底的主面上，在N+ (DFW)和與其最近的P+ (DF)之間配置有包圍上述的N+ (DFff)的STI，在該STI的上部，以與上述的兩個GT并列的方式隔著GOX而配置有虛擬柵極層GT _ DMY。這樣，GT — DMY配置在STI上，不作為MIS晶體管的柵極發(fā)揮功能。
[0127]在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個接點(diǎn)層CT。多個CT的一部分，一端與上述的NW內(nèi)的成為源極-漏極區(qū)域的多個P+ (DF)分別連接，另一部分，一端與NW內(nèi)的N+ (DFW)連接。在ISLl上形成有多個第I金屬布線層M1，在該ISL1、Ml上層疊有層間絕緣膜ISL2。多個CT的另一端與該多個Ml適宜地連接。其中，對經(jīng)由CT而與N+ (DFff)連接的Ml供給電源電壓VDD。
[0128]以上，通過使用本實施方式2的半導(dǎo)體器件，代表性地，與實施方式I的情況一樣，能夠伴隨著沿X軸方向延伸的供電區(qū)域而實現(xiàn)具有高自由度的布局的半導(dǎo)體器件。其結(jié)果為，實現(xiàn)了半導(dǎo)體器件的小面積化。另外，通過使用虛擬柵極層而能夠降低制造偏差，而且，存在通過除使用沿X軸方向延伸的供電區(qū)域以外還使用沿Y軸方向延伸的供電區(qū)域來實現(xiàn)供電區(qū)域的進(jìn)一步效率化的情況。
[0129](實施方式3)[0130]《阱供電方式的詳細(xì)說明(變形例2)》
[0131]圖21的(a)是在本發(fā)明的實施方式3的半導(dǎo)體器件中表示其阱配置及阱供電方式的結(jié)構(gòu)例的俯視圖，圖21的(b)是表示圖21的(a)的比較例的俯視圖。圖21的(a)所示的半導(dǎo)體器件的特征在于，對在圖13所述那樣的阱供電方式組合柵極二次分割掩模圖案GTRE。首先，在圖21的(b)所示的比較例中，與圖15的(a)的情況同樣地，在X軸方向上交替地配置PW及NW，在沿Y軸方向夾著該P(yáng)W、NW的一側(cè)，配置沿X軸方向延伸并且與該NW連結(jié)的供電區(qū)域，在另一側(cè)配置沿X軸方向延伸并且與該P(yáng)W連結(jié)的供電區(qū)域。該NW用的供電區(qū)域具有沿X軸方向延伸的NW和形成于其內(nèi)部的η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff),該P(yáng)W用的供電區(qū)域具有沿X軸方向延伸的PW和形成于其內(nèi)部的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFff)0
[0132]在供電區(qū)域以外的PW、NW內(nèi)適宜地形成有MIS晶體管。該MIS晶體管的柵極層GT如在圖15的(a)中所述那樣沿X軸方向延伸。另外，在PW內(nèi)，在GT的兩側(cè)形成有成為WIS晶體管的源極-漏極的η.型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF)，在NW內(nèi)，在GT的兩側(cè)形成有成為PMIS晶體管的源極-漏極的ρ+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF)。在此，根據(jù)柵極寬度來調(diào)整各PMIS晶體管及各WIS晶體管的尺寸，該柵極寬度與各N+ (DF), P+ (DF)的X軸方向的尺寸相符。
[0133]如在圖15的(a)中所述那樣，通過使用沿X軸方向延伸的供電區(qū)域，能夠增大該柵極寬度的尺寸的可變范圍，提高布局的自由度。但是實際上，如圖18的(b)所示，若使用通常的制造工藝，則可能成為柵極層GT的端部帶有圓角的圖案，因此需要在某種程度上確保擴(kuò)散層(例如N+ (DF))的邊界與GT的端部的距離(WW2)。該情況下，柵極寬度的可變范圍與其相應(yīng)地減小。因此，如圖18的(a)所示，若使用柵極二次分割掩模圖案GTRE，則與圖18的(b)的情況相比，能夠縮短擴(kuò)散層(例如N+ (DF))的邊界與GT的端部的距離(WW1)，因此能夠進(jìn)一步提聞布局的自由度。
[0134]《本實施方式3的半導(dǎo)體器件的制造方法》
[0135]圖22是表示圖21的(a)所示的半導(dǎo)體器件的制造方法的一例的說明圖，圖23是表示與圖22接續(xù)的半導(dǎo)體器件的制造方法的一例的說明圖。在圖22中，在步驟SlOl中，首先，在半導(dǎo)體襯底(未圖示)上形成P型阱PW及η型阱NW，除該P(yáng)W的一部分區(qū)域(PW (露出部分))及該NW的一部分區(qū)域(NW (露出部分))外形成嵌入絕緣膜(元件分隔膜)STI。接著，在步驟S102中，經(jīng)由光刻工序(掩模加工)等，形成并列地沿X軸方向延伸的、成為線狀圖案的多條(在此為兩條)柵極層GT。此外，實際上，在形成該GT之前，在該GT的Z軸方向的下部形成柵極絕緣膜(未圖示)。柵極絕緣膜由例如鉿類等的高介電常數(shù)膜構(gòu)成，GT由金屬膜(或由多種金屬構(gòu)成的層疊膜)等形成。
[0136]接下來，在步驟S103中，通過光刻工序(掩模加工)，涂敷使GT的一部分露出的抗蝕膜。此時，使用上述那樣的柵極二次分割掩模圖案GTRE。接著，在圖23的步驟S104中，使用干法蝕刻裝置等將該抗蝕膜作為掩模而進(jìn)行GT的蝕刻，然后，除去該抗蝕膜。通過該柵極二次分割加工，從上述的兩條GT生成三條GT，并且如上所述，能夠縮短各GT和與其對應(yīng)的擴(kuò)散層(在該階段中為PW (露出部分)或NW (露出部分))的邊界的距離。
[0137]接下來，在圖23的步驟S105中，使用離子注入裝置等對位于該GT兩邊的PW (露出部分)注入磷(P)、砷(As)等雜質(zhì)，另外，對位于該GT兩邊的NW (露出部分)注入硼(B)等雜質(zhì)。由此，該P(yáng)W (露出部分)成為源極-漏極用的n+型的半導(dǎo)體區(qū)域(擴(kuò)散層)N+ (DF),該NW (露出部分)成為源極-漏極用的P+型的半導(dǎo)體區(qū)域(擴(kuò)散層)P+ (DF)。而且還使用離子注入裝置等對沿X軸方向延伸的NW (露出部分)注入磷(P)、砷(As)等雜質(zhì)，另外，對沿X軸方向延伸的PW (露出部分)注入硼(B)等雜質(zhì)。由此，該NW (露出部分)成為n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFW)，該P(yáng)W (露出部分)成為P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFff)0
[0138]接下來，在步驟S106中，使用等離子CVD裝置等在半導(dǎo)體襯底的主面上層疊層間絕緣膜ISL1，然后，通過光刻工序，朝向N+ (DF), P+ (DF), N+ (DFW), P+ (DFW)、GT的規(guī)定部位在ISLl內(nèi)形成接觸孔。然后，相對于該接觸孔埋入例如通過由鈦(TI)、氮化鈦、鎢(W)等組合而成層疊膜等構(gòu)成的接點(diǎn)層CT。此外,在此,對采用稱作先柵極(gate first)法的方法的例子進(jìn)行了說明，但也能夠采用稱作后柵極(gate last)法的方法。
[0139]在采用后柵極法的情況下，在暫時使用偽(dummy)多晶硅來形成柵極層、源極-漏極擴(kuò)散層(N+ (DF),P+ (DF))以及層間絕緣膜ISLl的厚度方向的一部分之后，除去該偽多晶娃，由此，對在ISLl的一部分內(nèi)開的槽中埋入由金屬膜構(gòu)成的柵極層(金屬柵極)GT。或者，在埋入該金屬柵極之前也進(jìn)行柵極絕緣膜的埋入。即，在圖23中所述的步驟S105的順序(在該階段除形成金屬柵極以外還形成柵極絕緣膜)、在圖22所述的步驟S102的順序(在該階段存在不需要形成柵極絕緣膜的情況)有些許變化。
[0140]以上，通過使用本實施方式3的半導(dǎo)體器件，代表性地，與實施方式I的情況相比，能夠?qū)崿F(xiàn)具有更高自由度的布局的半導(dǎo)體器件。其結(jié)果為，實現(xiàn)了半導(dǎo)體器件的小面積化。此外，圖22及圖23所述的柵極二次分割加工能夠與圖5所述的針對SRAM存儲單元的柵極二次分割加工在同一工序中進(jìn)行。
[0141](實施方式4)
[0142]《半導(dǎo)體器件整體的阱配置方式》
[0143]在本實施方式4中，說明含有在實施方式I?3中所述的各種特征的半導(dǎo)體器件的整體的阱配置方式。圖24的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示其阱配置方式的基本概念的一例的俯視圖，圖24的(b)是表示成為圖24的(a)的比較例的阱配置方式的俯視圖。在圖24的(a)、圖24的(b)中，在Y軸方向上按順序配置有圖7所示那樣的存儲陣列MARY、對MARY內(nèi)的多個位線對進(jìn)行信號收發(fā)的列控制單元COLU (COLUj )。
[0144]如上所述，尤其在采用最小加工尺寸為28nm以下的制造工藝的情況下，為了保持充分的加工精度而期望在半導(dǎo)體器件整體中使柵極層的延伸方向統(tǒng)一成同一方向。該情況下，如成為比較例的圖24的(b)所示，若在C0LU’中采用P型阱PW和η型阱NW在Y軸方向上交替地并列地配置、且PW與NW的邊界線沿X軸方向延伸的橫紋構(gòu)造的阱配置方式，則布局的自由度會下降，其結(jié)果為，可能難以實現(xiàn)半導(dǎo)體器件的小面積化。圖26的(a)?圖26的(c)是表示采用圖24的(b)的阱配置方式的情況下的問題點(diǎn)的一例的說明圖。
[0145]在圖26的(a)、圖26的(b)中，示出了兩級連接的CMIS型倒相電路IVUIV2的彼此不同的布局結(jié)構(gòu)例。在圖26的(a)中，由第I金屬布線層Ml形成的電源布線(VDD、VSS)沿Y軸方向延伸，在圖26的(b)中，由Ml形成的電源布線(VDD、VSS)沿X軸方向延伸。在此，設(shè)想進(jìn)一步增加CMIS型倒相電路的級數(shù)的情況。在采用了圖26的(a)的布局的情況下，在將來自后級的IV2的輸出節(jié)點(diǎn)OT (在此為Ml)的信號輸送到下一級時，X軸方向受到電源布線(在此為VDD)的阻礙，Y軸方向也受到連接該電源布線(VDD、VSS)和各MIS晶體管的源極節(jié)點(diǎn)的布線(沿X軸方向延伸的布線(Ml))的阻礙。
[0146]另一方面，在采用圖26的(b)的布局的情況下，在將來自后級的IV2的輸出節(jié)點(diǎn)OT (在此為Ml)的信號輸送到下一級時，X軸方向尤其沒有阻礙，但Y軸方向如圖26的(C)所示那樣受到電源布線(在此為VDD)的阻礙。尤其是，在列控制單元C0LU’等中，由于隨著MARY而對X軸方向的尺寸產(chǎn)生限制，所以與沿X軸方向傳送相比，更期望沿Y軸方向傳送。因此，在采用圖26的(a)、(b)那樣的布局的情況下，需要像上述那樣在增加CMIS型倒相電路的級數(shù)時使用Ml的上層布線(第2金屬布線層)，從而布局的自由度降低，其結(jié)果為，可能難以實現(xiàn)半導(dǎo)體器件的小面積化。
[0147]因此，采用圖24的(a)所示那樣的阱配置方式是有益的。在圖24的(a)中，在COLU中采用P型阱PW和η型阱NW在X軸方向上交替地并列地配置、且PW與NW的邊界線沿Y軸方向延伸的縱紋構(gòu)造的阱配置方式。圖25的(a)、圖25的(b)是表示采用了圖24的(a)的阱配置方式的情況下的效果的一例的說明圖。在圖25的(a)中，示出了兩級連接的CMIS型倒相電路IV1、IV2的布局結(jié)構(gòu)例，在圖25的(b)中，示出了四級連接的CMIS型倒相電路IVl?IV4的布局結(jié)構(gòu)例。
[0148]在圖25的(a)、圖25的(b)中，由第I金屬布線層Ml形成的電源布線(VDD、VSS)沿Y軸方向延伸，IVl?IV4沿Y軸方向依次配置。像這樣，若采用圖24的(a)的阱配置方式，則在增加CMIS型倒相電路的級數(shù)時不需要使用Ml的上層布線(第2金屬布線層)，能夠通過至Ml為止的布線而實現(xiàn)。而且，將各柵極層GT以跨著NW與PW的邊界的方式配置且將其作為PMIS晶體管和WIS晶體管的公共柵極，由此，如圖26的(a)?圖26的(c)所示，與將PMIS晶體管和WIS晶體管的柵極層各自獨(dú)立地設(shè)置的情況相比，能夠以較高的面積效率實現(xiàn)各CMIS型倒相電路。其結(jié)果為，提高了布局的自由度，結(jié)果能夠?qū)崿F(xiàn)半導(dǎo)體器件的小面積化。
[0149]《列控制電路塊的阱配置方式》
[0150]圖27是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示圖8及圖9的列控制電路塊中的概略的阱配置的結(jié)構(gòu)例的俯視圖。圖27的結(jié)構(gòu)例與上述的圖10的結(jié)構(gòu)例大致相同，相對于圖10的結(jié)構(gòu)例主要明示了柵極層GT的配置方式。另外，在圖27的結(jié)構(gòu)例中，省略了圖10的結(jié)構(gòu)例中的一部分供電區(qū)域(沿Y軸方向延伸的供電區(qū)域)的記載。如圖27所示，在列控制電路塊中，作為整體盡可能地對沿X軸方向延伸的柵極層GT使用上述的縱紋構(gòu)造的阱配置。而且，針對該縱紋構(gòu)造的阱配置，為了進(jìn)一步提高布局的自由度，設(shè)置在此前的各實施方式中所述那樣的沿X軸方向延伸的供電區(qū)域(圖27的WPAruWPAp)是有益。[0151 ]《字線驅(qū)動電路塊的阱配置及阱供電方式》
[0152] 圖28的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示與圖3的字線驅(qū)動電路塊的阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖，圖28的(b)是表示圖28的(a)中的1-1’間的概略的器件構(gòu)造例的剖視圖。在圖28的(a)所示的字線驅(qū)動電路塊WLDBK中，沿X軸方向按順序交替地配置有多個P型阱PW和多個η型阱NW。在各阱上，適宜地配置有跨著PW與NW的邊界且沿X軸方向延伸的柵極層GT。另外，在各PW內(nèi)配置有沿Y軸方向延伸的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)，在各NW內(nèi)配置有沿Y軸方向延伸的η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0[0153]在圖28的(b)中，除圖28的(a)所示的阱及其供電部分以外，同時還示出其上部(Z軸方向)的器件構(gòu)造。在圖28的(b)中，在ρ型半導(dǎo)體襯底SUBp上，沿X軸方向交替地連續(xù)地配置有PW和NW。在半導(dǎo)體襯底的主面上，在各PW內(nèi)分別形成有P+ (DFW)，在各NW內(nèi)分別形成有N+ (DFff)0另外，在半導(dǎo)體襯底的主面上，在PW、NW內(nèi)形成有嵌入絕緣膜(元件分隔膜)STI，該STI在XY平面上以將N+ (DFW), P+ (DFW)分別包圍的方式形成。
[0154]在半導(dǎo)體襯底的主面上層疊有層間絕緣膜ISL1，在ISLl內(nèi)形成有多個接點(diǎn)層CT。多個CT的一部分，一端與上述的各PW內(nèi)的P+ (DFff)分別連接，多個CT的另一部分，一端與上述的各NW內(nèi)的N+ (DFW)分別連接。在ISLl上形成有第I金屬布線層M1，在該ISL1、Ml上層疊有層間絕緣膜ISL2。在ISL2上形成有第2金屬布線層M2，在該ISL2、M2上層疊有層間絕緣膜ISL3。在ISL3上形成有第3金屬布線層M3。另外，在ISL2內(nèi)形成有用于連接Ml和M2的第I過孔層VI，在ISL3內(nèi)形成有用于連接M2和M3的第2過孔層V2。
[0155]在此，一端與上述的各PW內(nèi)的P+(DFW)連接的各CT的另一端按順序經(jīng)由M1、V1、M2、V2而與M3連接。該M3在此為沿X軸方向延伸的一條布線，相對于該M3共同地連接有上述的各PW內(nèi)的P+ (DFff)0對該M3供給接地電源電壓VSS。另一方面，一端與上述的各NW內(nèi)的N+ (DFff)連接的各CT的另一端按順序經(jīng)由Ml、Vl而與M2連接。該M2在此為并列地沿Y軸方向延伸的多條布線。該多條M2在未圖示區(qū)域共同地連接。對該M2供給電源電壓VDD。
[0156]《整體控制電路塊的阱配置及供電方式》
[0157]圖29的(a)是在本發(fā)明的實施方式4的半導(dǎo)體器件中表示與圖3的整體控制電路塊的阱配置及阱供電相關(guān)的概略的布局結(jié)構(gòu)例的俯視圖，圖29的(b)是表示圖29的(a)中的J-J’間的概略的器件構(gòu)造例的剖視圖。圖29的(a)所示的整體控制電路塊CTLBK也與圖28的(a)的情況一樣，沿X軸方向按順序交替地配置有多個ρ型阱PW和多個η型阱NW。在各阱上，適宜地配置有跨著PW與NW的邊界且沿X軸方向延伸的柵極層GT。另外，在各PW內(nèi)配置有沿Y軸方向延伸的P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)P+ (DFW)，在各NW內(nèi)配置有沿Y軸方向延伸的η+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)N+ (DFff)0在圖29的(b)中，除圖29的(a)所示的阱及其供電部分以外，同時還示出其上部(Z軸方向)的器件構(gòu)造。圖29的(b)的器件構(gòu)造例與上述的圖28的(b)的器件構(gòu)造例相比，交替地配置的各阱的數(shù)量不同，除此以外，其他基本構(gòu)造與圖11的情況相同。
[0158]如上所述，在字線驅(qū)動電路塊WLDBK及整體控制電路塊CTLBK中，采用了在圖24的(a)中所述那樣的縱紋構(gòu)造的阱配置，由此實現(xiàn)了高效的布局。但是，該塊內(nèi)的各阱的Y軸方向的尺寸可能增大，因此，在此使用了沿Y軸方向延伸的供電區(qū)域(供電用擴(kuò)散層)。
[0159]以上，基于實施方式具體地說明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限定于上述實施方式，在不脫離其要旨的范圍內(nèi)能夠進(jìn)行各種變更。
[0160]例如，在此前的各實施方式中，作為存儲器以SRAM為例進(jìn)行了說明，當(dāng)然，對以DRAM (Dynamic Random Access Memory)為代表的各種易失性存儲器、和以閃存為代表的各種非易失性存儲器也能夠同樣地適用。另外，在此，以搭載有存儲器的SOC等半導(dǎo)體器件為例進(jìn)行了說明，但對由存儲器單體構(gòu)成的半導(dǎo)體存儲器件也能夠同樣地適用，根據(jù)情況的不同，對不具有存儲器的邏輯類的半導(dǎo)體器件也能夠適用。
[0161]工業(yè)實用性[0162]本實施方式的半導(dǎo)體器件是尤其適用于具有SRAM等存儲器的SOC等LSI的有益的裝置，但不限于此，能夠廣泛地適用于全部LSI。
[0163]附圖標(biāo)記說明
[0164]ADRDEC地址譯碼電路
[0165]APPU應(yīng)用程序單元
[0166]AR, ARN, ARP 部分
[0167]BBU基帶單元
[0168]BL、ZBL 位線
[0169]BLPRE位線預(yù)充電電路
[0170]CCN高速緩存控制器
[0171]COL列電路
[0172]COLBK列控制電路塊
[0173]COLCTL列控制電路
[0174]C0LU、C0LU’ 列控制單元
[0175]CPU處理器單元
[0176]CT接點(diǎn)層
[0177]CTLBK整體控制電路塊
[0178]DF半導(dǎo)體區(qū)域(擴(kuò)散層)
[0179]DIBF輸入緩沖電路
[0180]DOBF輸出緩沖電路
[0181]Din數(shù)據(jù)輸入信號
[0182]Dout數(shù)據(jù)輸出信號
[0183]FF閂鎖電路
[0184]GOX柵極絕緣膜
[0185]GT柵極層
[0186]GT _ DMY虛擬柵極層
[0187]GTRE柵極二次分割掩模圖案
[0188]IOU輸入輸出單元
[0189]ISL層間絕緣膜
[0190]IV CMIS型倒相電路
[0191]Ml第I金屬布線層
[0192]M2第2金屬布線層
[0193]M3第3金屬布線層
[0194]MARY存儲陣列
[0195]MC存儲單元
[0196]MEMU 存儲器
[0197]MN NMIS 晶體管
[0198]MP PMIS 晶體管
[0199]N+ (DF) n+型半導(dǎo)體區(qū)域(擴(kuò)散層)[0200]N+ (DFff) n+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)
[0201]NW η 型阱
[0202]P+ (DF) P+型半導(dǎo)體區(qū)域(擴(kuò)散層)
[0203]P+ (DFff) P+型的半導(dǎo)體區(qū)域(供電用擴(kuò)散層)
[0204]Pff ρ 型阱
[0205]REP復(fù)制電路
[0206]RSff讀取用開關(guān)電路
[0207]SA讀出放大器電路
[0208]SAPRE讀出放大器預(yù)充電電路
[0209]STI嵌入絕緣膜(元件分隔膜)
[0210]SUBp半導(dǎo)體襯底
[0211]Vl第I過孔層
[0212]V2第2過孔層
[0213]VDD 電源電壓
[0214]VSS接地電源電壓
[0215]WAMP寫入放大器電路
[0216]WL 字線
[0217]WLDBK字線驅(qū)動電路塊
[0218]WPA供電區(qū)域
[0219]WSff與入用開關(guān)電路
[0220]YSEL列選擇電路
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，具有: 包含第I部分至第3部分的第I導(dǎo)電型的第I阱區(qū)域； 具有比所述第I阱區(qū)域高的雜質(zhì)濃度的所述第I導(dǎo)電型的第I供電區(qū)域；和 包含第4部分的第2導(dǎo)電型的第2阱區(qū)域， 所述第I部分和所述第2部分在第I方向上與所述第4部分的兩側(cè)鄰接地配置，所述第3部分具有向著所述第I方向延伸的形狀，并在與所述第I方向相交的第2方向上與所述第I部分及第2部分連結(jié)且與所述第4部分鄰接地配置， 所述第I供電區(qū)域在所述第3部分內(nèi)以大致矩形形狀形成，并經(jīng)由所述第I阱區(qū)域而對所述第I部分和所述第2部分供給規(guī)定的電壓， 所述第I供電區(qū)域的所述第I方向上的尺寸大于所述第2方向上的尺寸。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第I供電區(qū)域包含在所述第2方向上與所述第4部分相對地配置的區(qū)間。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還具有: 第I柵極層，其跨著所述第I部分與所述第4部分的邊界或所述第4部分與所述第2部分的邊界，并向著所述第I方向而延伸； 所述第2導(dǎo)電型的第I半導(dǎo)體區(qū)域，其形成在所述第I部分或所述第2部分上，并成為以所述第I柵極層為柵極的MIS晶體管的源極-漏極區(qū)域；和 所述第I導(dǎo)電型的第2半導(dǎo)體區(qū)域，其形成在所述第4部分上，并成為以所述第I柵極層為柵極的MIS晶體管的源極-漏極區(qū)域。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于， 還具有虛擬柵極層，該虛擬柵極層與所述I柵極層并列地延伸，并在所述第2方向上配置在所述第I柵極層與所述第I供電區(qū)域之間， 所述虛擬柵極層在所述第I供電區(qū)域側(cè)不具有成為源極或漏極的半導(dǎo)體區(qū)域。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還具有: 存儲陣列，其包括向著所述第I方向延伸的字線、向著所述第2方向延伸的多條位線、和配置在所述字線與多條所述位線的交點(diǎn)處的多個存儲單元；以及對多條所述位線進(jìn)行信號的輸入輸出的列控制電路， 多個所述存儲單元各自所含有的MIS晶體管的柵極層向著所述第I方向延伸， 在所述第I阱區(qū)域及所述第2阱區(qū)域中形成有所述列控制電路的一部分。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于， 在所述第I阱區(qū)域及第2阱區(qū)域形成有:讀取向多條所述位線施加的外部輸入數(shù)據(jù)的輸入緩沖電路、和將從多條所述位線讀取的信號作為外部輸出數(shù)據(jù)而輸出的輸出緩沖電路。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具有向著所述第I方向依次并列地配置的多個第I單位區(qū)域， 多個所述第I單位區(qū)域分別具有包含所述第I部分至第3部分的所述第I阱區(qū)域、所述第I供電區(qū)域、和包含所述第4部分的所述第2阱區(qū)域， 多個所述第I單位區(qū)域各自所含有的所述第I阱區(qū)域的所述第3部分跨著多個所述第I單位區(qū)域而被共同連結(jié)。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有所述第2導(dǎo)電型的第2供電區(qū)域，該第2供電區(qū)域具有比所述第2阱區(qū)域高的雜質(zhì)濃度， 所述第2阱區(qū)域還具有: 第5部分，其在所述第I方向上隔著所述第2部分而與所述第4部分相對地配置；和第6部分，其具有朝向所述第I方向延伸的形狀，并在所述第2方向上的、隔著所述第4部分、第2部分、第5部分而與所述第3部分相對的一側(cè)，與所述第4部分及第5部分連結(jié)且與所述第2部分鄰接地配置， 所述第2供電區(qū)域在所述第6部分內(nèi)以大致矩形形狀形成，并經(jīng)由所述第2阱區(qū)域而對所述第4部分和所述第5部分供給規(guī)定的電壓， 所述第2供電區(qū)域的所述第I方向上的尺寸大于所述第2方向上的尺寸。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，還具有: 第2柵極層，其跨著所述第I部分與所述第4部分的邊界、所述第4部分與所述第2部分的邊界、或所述第2部分與所述第5部分的邊界，并向著所述第I方向而延伸； 所述第2導(dǎo)電型的第3半導(dǎo)體區(qū)域，其形成在所述第I部分或所述第2部分上，并成為以所述第2柵極層為柵極的MIS晶體管的源極-漏極區(qū)域；和 所述第I導(dǎo)電型的第4半導(dǎo)體 區(qū)域，其形成在所述第4部分或所述第5部分上，并成為以所述第2柵極層為柵極的MIS晶體管的源極-漏極區(qū)域。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具有向著所述第I方向依次并列地配置的多個第2單位區(qū)域， 多個所述第2單位區(qū)域分別具有包含所述第I部分至第3部分的所述第I阱區(qū)域、所述第I供電區(qū)域、包含所述第4部分至第6部分的所述第2阱區(qū)域、和所述第2供電區(qū)域，多個所述第2單位區(qū)域各自所含有的所述第I阱區(qū)域的所述第3部分跨著多個所述第2單位區(qū)域而被共同連結(jié)。
11.一種半導(dǎo)體器件，其特征在于，具有: 包含第I部分至第4部分的第I導(dǎo)電型的第I阱區(qū)域； 具有比所述第I阱區(qū)域高的雜質(zhì)濃度的所述第I導(dǎo)電型的第I供電區(qū)域；和 第2導(dǎo)電型的第2阱區(qū)域至第4阱區(qū)域， 所述第I部分和所述第2部分在第I方向上與所述第2阱區(qū)域的兩側(cè)鄰接地配置， 所述第3阱區(qū)域和所述第4阱區(qū)域在所述第I方向上與所述第3部分的兩側(cè)鄰接地配置， 所述第4部分具有向著所述第I方向延伸的形狀，并在與所述第I方向相交的第2方向上的一側(cè)，與所述第I部分及第2部分連結(jié)且與所述第2阱區(qū)域鄰接，在所述第2方向上的另一側(cè)，與所述第3部分連結(jié)且與所述第3阱區(qū)域及第4阱區(qū)域鄰接地配置， 所述第I供電區(qū)域在所述第4部分內(nèi)以大致矩形形狀形成，并經(jīng)由所述第I阱區(qū)域而對所述第I部分至第3部分供給規(guī)定的電壓， 所述第I供電區(qū)域的所述第I方向上的尺寸大于所述第2方向上的尺寸。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于， 所述第4部分與所述第3部分之間的連結(jié)部分的長度不同于所述第4部分與所述第I部分之間的連結(jié)部分的長度、或所述第4部分與所述第2部分之間的連結(jié)部分的長度。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件具有向著所述第I方向依次并列地配置的多個第I單位區(qū)域， 多個所述第I單位區(qū)域分別具有包含所述第I部分至第4部分的所述第I阱區(qū)域、所述第I供電區(qū)域、和所述第2阱區(qū)域至第4阱區(qū)域， 在所述第I單位區(qū)域內(nèi)，在所述第2方向上的一側(cè)與所述第4部分連結(jié)的所述第I阱區(qū)域的部分的數(shù)量、和在所述第2方向上的另一側(cè)與所述第4部分連結(jié)的所述第I阱區(qū)域的部分的數(shù)量不同。
14.如權(quán)利要求13 所述的半導(dǎo)體器件，其特征在于， 還具有所述第2導(dǎo)電型的第2供電區(qū)域，該第2供電區(qū)域形成在所述第3阱區(qū)域或所述第4阱區(qū)域內(nèi)，并具有比所述第3阱區(qū)域或所述第4阱區(qū)域高的雜質(zhì)濃度，所述第2供電區(qū)域的所述第2方向上的尺寸大于所述第I方向上的尺寸。
15.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，還具有: 第I柵極層，其跨著所述第I部分與所述第2阱區(qū)域的邊界或所述第2阱區(qū)域與所述第2部分的邊界，并向著所述第I方向延伸； 所述第2導(dǎo)電型的第I半導(dǎo)體區(qū)域，其形成在所述第I部分或所述第2部分上，并成為以所述第I柵極層為柵極的MIS晶體管的源極-漏極區(qū)域； 所述第I導(dǎo)電型的第2半導(dǎo)體區(qū)域，其形成在所述第2阱區(qū)域中，并成為以所述第I柵極層為柵極的MIS晶體管的源極-漏極區(qū)域； 第2柵極層，其跨著所述第3阱區(qū)域與所述第3部分的邊界或所述第3部分與所述第4阱區(qū)域的邊界，并向著所述第I方向延伸； 所述第2導(dǎo)電型的第3半導(dǎo)體區(qū)域，其形成在所述第3部分上，并成為以所述第2柵極層為柵極的MIS晶體管的源極-漏極區(qū)域；和 所述第I導(dǎo)電型的第4半導(dǎo)體區(qū)域，其形成在所述第3阱區(qū)域或所述第4阱區(qū)域中，并成為以所述第2柵極層為柵極的MIS晶體管的源極-漏極區(qū)域。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，還具有: 第I虛擬柵極層，其與所述I柵極層并列地延伸，并在所述第2方向上配置在所述第I柵極層與所述第I供電區(qū)域之間；和 第2虛擬柵極層，其與所述第2柵極層并列地延伸，并在所述第2方向上配置在所述第2柵極層與所述第I供電區(qū)域之間， 所述第I虛擬柵極層及第2虛擬柵極層在所述第I供電區(qū)域側(cè)不具有成為源極或漏極的半導(dǎo)體區(qū)域。
17.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于， 在所述第I部分至第3部分的任一部分中，還形成有具有比所述第I阱區(qū)域高的雜質(zhì)濃度的所述第I導(dǎo)電型的第3供電區(qū)域，所述第3供電區(qū)域的所述第2方向上的尺寸大于所述第I方向上的尺寸。
18.一種半導(dǎo)體器件的制造方法，其特征在于，具有以下工序:Ca)在半導(dǎo)體襯底上形成包含第4部分的第2導(dǎo)電型的第2阱區(qū)域的工序； (b)在所述半導(dǎo)體襯底上形成第I導(dǎo)電型的第I阱區(qū)域的工序，該第I阱區(qū)域包含在第I方向上與所述第4部分的兩側(cè)鄰接地配置的第I部分及第2部分、和在與所述第I方向相交的第2方向上與所述第I部分及第2部分連結(jié)并且與所述第4部分鄰接地配置的第3部分； (c)在所述第I阱區(qū)域及第2阱區(qū)域上形成第I絕緣膜的工序，該第I絕緣膜形成在除第I源極-漏極圖案、第2源極-漏極圖案、以及供電圖案以外的部位，其中，所述第I源極-漏極圖案為所述第4部分的一部分區(qū)域，所述第2源極-漏極圖案為所述第I部分或所述第2部分的一部分區(qū)域，所述供電圖案為所述第3部分的一部分區(qū)域且為所述第I方向上的尺寸大于所述第2方向上的尺寸的大致矩形形狀的區(qū)域； (d)形成柵極層的工序，該柵極層具有線狀的形狀，并向著所述第I方向且跨在所述第1源極_漏極圖案上及所述第2源極-漏極圖案上而延伸； Ce)通過掩模加工對所述柵極層的一部分進(jìn)行蝕刻的工序；和(f )向所述第I源極-漏極圖案導(dǎo)入所述第I導(dǎo)電型的雜質(zhì)、向所述第2源極-漏極圖案導(dǎo)入所述第2導(dǎo)電型的雜質(zhì)、向所述供電圖案導(dǎo)入所述第I導(dǎo)電型的雜質(zhì)的工序。
19.如權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其特征在于， 所述供電圖案包含有在所述第2方向上與所述第4部分相對地配置的區(qū)間。
20.如權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其特征在于， 所述柵極層隔著柵極絕緣膜而搭載在所述第I源極-漏極圖案及第2源極-漏極圖案上， 所述柵極絕緣膜具有比二氧化硅高的介電常數(shù)， 所述柵極層由金屬膜形成。
【文檔編號】H01L21/8244GK103703557SQ201180072617
【公開日】2014年4月2日 申請日期:2011年7月29日 優(yōu)先權(quán)日:2011年7月29日
【發(fā)明者】柴田健, 柳谷優(yōu)太 申請人:瑞薩電子株式會社