在柵繞式架構(gòu)中的鍺和iii-v納米線及納米帶的cmos實(shí)現(xiàn)的制作方法
【專利摘要】本發(fā)明公開了用于在同一襯底(例如硅)上的異質(zhì)材料，例如III-V族半導(dǎo)體材料和IV族半導(dǎo)體(例如Ge)的共同集成的架構(gòu)和技術(shù)。在實(shí)施例中，具有交替的納米線和犧牲層的多層異質(zhì)半導(dǎo)體材料堆疊體用來釋放納米線并允許完全圍繞納米線晶體管的溝道區(qū)的同軸柵極結(jié)構(gòu)的形成。在實(shí)施例中，單獨(dú)的PMOS和NMOS溝道半導(dǎo)體材料與具有交替的Ge/III-V層的覆蓋層的起始襯底共同集成。在實(shí)施例中，在單獨(dú)PMOS和單獨(dú)NMOS器件內(nèi)的多個(gè)堆疊的納米線的垂直集成使能給定的布局區(qū)域的相當(dāng)大的驅(qū)動(dòng)電流。
【專利說明】在柵繞式架構(gòu)中的鍺和I I 1-V納米線及納米帶的CMOS實(shí)現(xiàn)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例通常涉及微電子器件架構(gòu)和制造，且更特別地涉及CMOS的異質(zhì)納米線晶體管。
【背景技術(shù)】
[0002]娃CMOS技術(shù)已成為過去幾十年來微電子器件的支柱。然而,摩爾定律將在某個(gè)點(diǎn)要求基于非硅器件技術(shù)的擴(kuò)展。雖然早已在除了硅以外的材料(例如πι-v族半導(dǎo)體)中制造微電子器件，在這些介質(zhì)中的MOS技術(shù)從高容量制造(HVM)觀點(diǎn)被認(rèn)為是不成熟的。
[0003]當(dāng)代II1-V族技術(shù)的另一問題源于合理地配合得很好的η型和ρ型器件的缺乏，因?yàn)殡m然II1-V族材料系統(tǒng)具有高電子遷移率，但空穴遷移率低得多。因此，從高級(jí)硅CMOS到II1-V族器件的過渡可能需要對(duì)到目前為止與基于硅的器件共同發(fā)展的電路設(shè)計(jì)的顯著中斷，且結(jié)果是依賴于CMOS邏輯的互補(bǔ)晶體管的可用性。
[0004]能夠?qū)崿F(xiàn)具有基于II1-V族的微電子器件的CMOS的器件架構(gòu)和制造技術(shù)提供了在更多的幾十年間擴(kuò)展摩爾定律的優(yōu)點(diǎn)。
【專利附圖】

【附圖說明】
[0005]本發(fā)明的實(shí)施例作為例子而不是作為限制被示出，且可參考當(dāng)結(jié)合附圖考慮時(shí)的下面的詳細(xì)描述來更充分理解本發(fā)明的實(shí)施例，在附圖中:
[0006]圖1是根據(jù)一實(shí)施例的在同一襯底上的與PMOS IV族納米線晶體管集成的NMOSII1-V納米線晶體管的等距視圖；
[0007]圖2A是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的溝道區(qū)的橫截面的圖示；
[0008]圖2B是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的外賦區(qū)的橫截面的圖示；
[0009]圖3A是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的溝道區(qū)的橫截面的圖示；
[0010]圖3B是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的外賦區(qū)的橫截面的圖示；
[0011]圖4A是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的溝道區(qū)的橫截面的圖示；
[0012]圖4B是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的外賦區(qū)的橫截面的圖示；
[0013]圖5A是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的溝道區(qū)的橫截面的圖示；
[0014]圖5B是根據(jù)一實(shí)施例的穿過與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的外賦區(qū)的橫截面的圖示；[0015]圖6是示出根據(jù)一實(shí)施例的在同一襯底上制造與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的方法的流程圖；
[0016]圖7是示出根據(jù)一實(shí)施例的在同一襯底上制造與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的方法的流程圖；
[0017]圖8A和8B是示出根據(jù)本發(fā)明的一實(shí)施例的用于制造與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的起始襯底的橫截面圖示；以及
[0018]圖9示出根據(jù)本發(fā)明的一個(gè)實(shí)施方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0019]在下面的描述中，闡述了很多細(xì)節(jié)，然而，對(duì)本領(lǐng)域中的技術(shù)人員來說明顯的是，可在沒有這些特定細(xì)節(jié)的情況下實(shí)施本發(fā)明。在一些實(shí)例中，公知的方法和器件以方框圖形式而不是詳細(xì)地示出，以便避免使本發(fā)明難理解。在整個(gè)這個(gè)說明書中對(duì)“一實(shí)施例”的提及意味著聯(lián)系該實(shí)施例描述的特定的特征、結(jié)構(gòu)、功能或特性包括在本發(fā)明的至少一個(gè)實(shí)施例中。因此，短語“在一實(shí)施例中”在整個(gè)這個(gè)說明書的不同地方中的出現(xiàn)并不一定指本發(fā)明的同一實(shí)施例。此外，特定的特征、結(jié)構(gòu)、功能或特性可在一個(gè)或多個(gè)實(shí)施例中以任何適當(dāng)?shù)姆绞浇M合。例如，第一實(shí)施例可與第二實(shí)施例在這兩個(gè)實(shí)施例不相互排他的任何地方組合。
[0020]術(shù)語“耦合”和“連接”連同其派生詞可在本文用于描述部件之間的結(jié)構(gòu)關(guān)系。應(yīng)理解，這些術(shù)語并不被打算作為彼此的同義詞。更確切地，在特定的實(shí)施例中，“連接”可用于指示兩個(gè)或多個(gè)元件彼此直接物理或電接觸?！榜詈稀笨捎糜谥甘緝蓚€(gè)或多個(gè)元件彼此直接或間接(利用在它們之間的其它中間元件)物理或電接觸，和/或兩個(gè)或多個(gè)元件彼此協(xié)作或交互(例如在產(chǎn)生影響的關(guān)系中)。
[0021]如本文使用的術(shù)語“在…之上”、“在…之下”、“在…之間”和“在…上”指一個(gè)材料
層相對(duì)于其它層的相對(duì)位置。因此例如，布置在另一層之上或之下的一個(gè)層可與其它層直接接觸或可具有一個(gè)或多個(gè)中間層。而且，布置在兩個(gè)層之間的一個(gè)層可與該兩個(gè)層直接接觸或可具有一個(gè)或多個(gè)中間層。相比之下，在第二層“上”的第一層與該第二層直接接觸。
[0022]本文描述的是用于在同一襯底(例如硅)上的異質(zhì)材料(例如II1-V族半導(dǎo)體材料和IV族半導(dǎo)體(例如Ge))的共同集成的架構(gòu)和技術(shù)。在實(shí)施例中，采用具有交替的納米線層和犧牲層的多層異質(zhì)半導(dǎo)體材料堆疊體來釋放納米線并且允許完全圍繞納米線晶體管的溝道區(qū)的同軸柵極結(jié)構(gòu)的形成。在實(shí)施例中，利用具有交替的Ge/111-V層的覆蓋層(即，整片)堆疊體的起始襯底來共同集成單獨(dú)的PMOS溝道半導(dǎo)體材料和NMOS溝道半導(dǎo)體材料。在實(shí)施例中，在單獨(dú)PMOS和單獨(dú)NMOS器件內(nèi)的多個(gè)堆疊的納米線的垂直集成使能了用于給定的布局區(qū)域的相當(dāng)大的驅(qū)動(dòng)電流。
[0023]圖1是根據(jù)實(shí)施例的在同一襯底上101的與NMOS II1-V族納米線器件(晶體管)120集成的PMOS納米線器件(晶體管)110的等距視圖。PMOS納米線器件110包括由布置在第一襯底區(qū)102之上的IV族半導(dǎo)體組成的一個(gè)或多個(gè)PMOS納米線112A、112B，而NMOS納米線器件120包括由布置在第二襯底區(qū)103之上的II1-V族半導(dǎo)體組成的一個(gè)或多個(gè)NMOS納米線122AU22B。用于PMOS和NMOS器件的不同納米線材料提供有助于具有超過基于硅的CMOS器件的性能能力的CMOS的晶體管級(jí)架構(gòu)。[0024]在例證性實(shí)施例中，襯底101是硅，絕緣或半絕緣的，和/或具有布置在其上的絕緣或半絕緣層，PMOS器件110和NMOS器件120布置在該絕緣或半絕緣層之上。在一個(gè)這樣的實(shí)施例中，襯底105包括在支承襯底上生長或轉(zhuǎn)移到施主襯底(支承和施主襯底未被描繪)上的緩沖結(jié)構(gòu)的頂層。在特定的實(shí)施例中，襯底101包括硅支承襯底，緩沖層外延地在硅支承襯底上生長，然而，支承襯底也可具有可以或可以不與硅組合的替代材料，該替代材料包括但不限于鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、碳(SiC)和藍(lán)寶石。在另一實(shí)施例中，襯底101包括可例如通過轉(zhuǎn)移半導(dǎo)體的一層或多層而形成的介電層，例如隱埋氧化物(BoX)，納米線從該半導(dǎo)體的一層或多層形成到襯底101上。
[0025]如在圖1中進(jìn)一步示出的，對(duì)于PMOS和NMOS器件110、120中的每個(gè)，納米線的縱向長度在溝道區(qū)(柵極導(dǎo)體115和125完全環(huán)繞在該溝道區(qū)周圍以形成同軸納米線結(jié)構(gòu))、外賦區(qū)(介電隔片116A、116B、126A和126B布置在該外賦區(qū)周圍)和源極/漏極區(qū)113、123之間被劃分。在至少溝道區(qū)內(nèi)，納米線112A、122A通過中間材料與襯底101物理地分離。對(duì)于本文描述的實(shí)施例，納米線112AU22A的橫向橫截面幾何形狀可從圓形相當(dāng)大地變化到矩形，使得納米線112A、122A的厚度(S卩，在z維度上的)可大致等于納米線112A、122A的寬度(即，在X維度上)，或納米線112A、122A的厚度和寬度可明顯不同于彼此(即，在物理上類似于帶)以形成圓柱形和平行六面體半導(dǎo)體主體。對(duì)于帶實(shí)施例，為了減小的被納米線遮蔽的立體角起見，有利的實(shí)施例具有大于X尺寸的z尺寸，從而提高通過柵極導(dǎo)體115、125的同軸封裝。對(duì)于示例性實(shí)施例，納米線112AU22A的寬度在5和50納米(nm)之間，且更特別地在5和IOnm之間，但這可根據(jù)實(shí)施方式而變化。
[0026]通常，納米線112AU22A是結(jié)晶的，具有比“多晶”材料大得多的長范圍數(shù)量級(jí)。在示例性實(shí)施例中，溝道區(qū)實(shí)質(zhì)上是單晶體的，且雖然可在本文被稱為“單晶的”，普通技術(shù)人員將認(rèn)識(shí)到，低水平的晶體缺陷可能仍然存在，作為不完美的外延生長工藝的人工產(chǎn)物。PMOS器件110和NMOS器件120中的至少一個(gè)在襯底101沒有與納米線112A和/或122A的至少溝道區(qū)相同的材料的意義上是異質(zhì)的。
[0027]在示例性實(shí)施例中，PMOS納米線112A基本上由鍺(Ge)組成。鍺對(duì)于高空穴遷移率是有利的，并且還具有對(duì)Ge層和II1-V族半導(dǎo)體層的優(yōu)質(zhì)外延堆疊體足夠的與一些II1-V族半導(dǎo)體材料匹配的晶格參數(shù)。PMOS納米線112A由IV族合金(例如SiGe)組成或由硅組成的替代實(shí)施例也是可能的。在實(shí)施例中，NMOS納米線122A基本上由II1-V族半導(dǎo)體材料組成。在PMOS納米線112A基本上由鍺組成的示例性實(shí)施例中，NMOS納米線122A基本上由GaAs組成。在其它實(shí)施例中，NMOS納米線122A基本上由InAs、II1-N族(例如GaN)、InP、包括GaAs的三元合金、包括InAs的三元合金、包括InP的三元合金或包括II1-N族的三元合金或包括GaAs的四元合金、包括InAs的四元合金、包括InP的四元合金或包括II1-N族的四元合金組成。在另外的實(shí)施例中，為了最高的載流子遷移率，在PMOS納米線112A和NMOS納米線122A中的溝道區(qū)實(shí)質(zhì)上是無摻雜的。
[0028]如在圖1中進(jìn)一步示出的，納米線112A、122A還分別包括源極/漏極區(qū)113、123。在實(shí)施例中，源極區(qū)包括用于相應(yīng)的PMOS和NMOS納米線的存在于溝道區(qū)中的相同的半導(dǎo)體材料，但源極和漏極區(qū)還包括較高濃度的摻雜物。在示例性實(shí)施例中，PMOS納米線源極/漏極區(qū)113包括高ρ型雜質(zhì)(P+摻雜物)，而NMOS納米線源極/漏極區(qū)123包括高η型雜質(zhì)(即，N+摻雜物)。在某些實(shí)施例中，源極和漏極區(qū)維持與在納米線112Α和123Α的溝道區(qū)內(nèi)相同的單晶性。在實(shí)施例中，源極/漏極113、123中的至少一個(gè)與歐姆金屬(未描繪)接觸，歐姆金屬同軸地完全環(huán)繞在納米線112AU22A周圍以填充在納米線和襯底101之間的間隙中。源極/漏極觸頭還可包括具有與納米線112AU22A不同的構(gòu)成的外延生長的半導(dǎo)體。例如，隧道結(jié)(例如，環(huán)繞在納米線122A的源極區(qū)123周圍的ρ+層)可提供極陡的導(dǎo)通和關(guān)斷(即，提高的子閾值性能)。作為另一例子，原位摻雜的半導(dǎo)體可以完全生長在釋放的源極/漏極113、123周圍，以獲得較低的接觸電阻。
[0029]在實(shí)施例中，如圖1所示，PMOS納米線器件110和NMOS納米線器件120都包括納米線的垂直堆疊體以實(shí)現(xiàn)在襯底101之上的給定器件覆蓋區(qū)(即，布局區(qū))的較大載流能力(例如，較大驅(qū)動(dòng)電流)。取決于制造限制，可垂直地堆疊任何數(shù)量的納米線，而每個(gè)納米線的縱軸實(shí)質(zhì)上平行于襯底101的頂表面。在圖1所示的示例性實(shí)施例中，在至少溝道區(qū)內(nèi)，PMOS納米線112AU12B中的每個(gè)具有相同的IV族半導(dǎo)體材料(例如Ge)。同樣地，在溝道區(qū)內(nèi)，NMOS納米線122AU22B中的每個(gè)具有相同的II1-V族半導(dǎo)體材料(例如GaAs)。在另外的實(shí)施例中，PMOS納米線112A、112B中的每個(gè)被柵極導(dǎo)體115同軸地環(huán)繞(例如，如在圖2A、3A、4A、5A中進(jìn)一步示出的)。類似地，對(duì)于每個(gè)堆疊的納米線，觸點(diǎn)金屬化和/或凸起的(再生長的)源極/漏極區(qū)同軸地完全環(huán)繞在源極/漏極區(qū)113、123周圍。
[0030]圖2A、3A、4A和5A示出沿著穿過PMOS和NMOS器件110、120的溝道區(qū)的χ-z平面(在圖1中由虛線A區(qū)分)的橫截面視圖。圖2B、3B、4B和5B示出沿著穿過PMOS和NMOS器件110、120的外賦區(qū)的x-z平面(在圖1中由虛線B卻分)的橫截面視圖。
[0031]圖2A和2B示出示例性實(shí)施例，其中PMOS納米線112A、112B實(shí)質(zhì)上與NMOS納米線122A、122B共平面。如對(duì)圖2A中描述的溝道區(qū)所示的，PMOS納米線112A的縱軸153A布置在襯底101之上的第一距離H1處，而NMOS納米線122A的縱軸布置在襯底101之上的第二距離H2處，第二距離H2實(shí)質(zhì)上等于氏(S卩，小于10%的差異)。此外，在縱軸153A、153B之間的節(jié)距Pl實(shí)質(zhì)上等于(即，小于10%的差異)NMOS納米線122A和122B的縱軸之間的節(jié)距P2。
[0032]圖2A進(jìn)一步示出柵極導(dǎo)體115和125，每個(gè)柵極導(dǎo)體與柵極導(dǎo)體(140、145)的MOS結(jié)構(gòu)相稱，柵極導(dǎo)體(140、145)通過布置在柵極導(dǎo)體之下的柵極介電材料(140、145)與納米線(112、122)電隔離。環(huán)繞式柵極構(gòu)架的同軸性質(zhì)在圖2A中是明顯的，因?yàn)闁艠O介電材料布置在襯底層100和柵極導(dǎo)體之間。柵極導(dǎo)體也布置在納米線112A、122A和襯底101之間。復(fù)合地，柵極介電材料240可包括在本領(lǐng)域中已知適合于FET柵極電介質(zhì)(和/或溝道鈍化)的任何材料中的一個(gè)或多個(gè)，且優(yōu)選地是高K電介質(zhì)(即，具有比氮化硅(Si3N4)的介電常數(shù)大的介電常數(shù))，例如但不限于高K氧化物(如氧化釓(Gd2O3)、氧化鉿(HfO2))、高K硅酸鹽(例如HfSiO、TaSiO, AlSiO)和高K氮化物(例如HfON)。
[0033]類似地，柵極導(dǎo)體可具有適合于特定的納米線半導(dǎo)體構(gòu)成的柵極電極以及期望的閾值電壓和操作模式(增強(qiáng)或耗盡)的在本領(lǐng)域中已知的任何材料。在某些實(shí)施例中，對(duì)PMOS柵極電介質(zhì)140和NMOS柵極電介質(zhì)145使用相同的柵極介電材料。通常,柵極導(dǎo)體構(gòu)成包括功函數(shù)金屬，功函數(shù)金屬可被選擇為對(duì)PMOS柵極導(dǎo)體115和NMOS柵極導(dǎo)體125中的每個(gè)是不同的，以得到期望閾值電壓(Vt)(例如大于OV等)。示例性導(dǎo)電柵極材料包括鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鑰(Mo)、鍺(Ge)、鉬(Pt)、金(Au)、釕(Ru)、鈀(Pd)、銥(Ir)、它們的合金和其硅化物、碳化物、氮化物、磷化物和碳?xì)浠?。[0034]參考圖2B，在實(shí)施例中，沿著縱向納米線長度的至少一部分物理地接合兩個(gè)垂直堆疊的納米線，其中通過中間第三晶體半導(dǎo)體材料層來布置隔片。例如，PMOS納米線112A通過中間(第三)半導(dǎo)體層210A接合到襯底101，而PMOS納米線112A和112B通過中間半導(dǎo)體層210B接合在一起。類似地，NMOS納米線122A通過中間(第四)半導(dǎo)體層220A接合到襯底101，而NMOS納米線122A和122B通過中間半導(dǎo)體層220B接合在一起。雖然圖2B中描繪的結(jié)構(gòu)可以部分地是特定制造工藝的人工制品，其中中間層210、220不被完全移除(例如，被隔片116AU26A掩蔽)，但是它示出用來釋放在圖2A中描繪的溝道區(qū)中的納米線的半導(dǎo)體材料堆疊體。
[0035]通常，中間半導(dǎo)體層210A、210B具有可維持PMOS納米線112A、112B的期望結(jié)晶度的任何犧牲半導(dǎo)體材料，并適用于選擇性地針對(duì)PMOS納米線112AU12B被移除。在PMOS納米線112AU12B是Ge的示例性實(shí)施例中，犧牲半導(dǎo)體層210A、210B包括SiGe。同樣，中間半導(dǎo)體層220A、220B具有可維持NMOS納米線122AU22B的期望結(jié)晶度的任何犧牲半導(dǎo)體材料，并適用于選擇性地針對(duì)PMOS納米線112A、112B被移除。在NMOS納米線122A、122B是GeAs的一個(gè)示例性實(shí)施例中，犧牲半導(dǎo)體層220A、220B包括AlGaAs。特別地，可基于期望納米線節(jié)距(例如P1、P2)、柵極堆疊體沉積約束、堆疊體型面控制等作為設(shè)計(jì)的問題來選擇犧牲半導(dǎo)體層210、220的厚度(z維度)。
[0036]圖3A和3B示出示例性實(shí)施例，其中PMOS納米線112A、112B從NMOS納米線122A、122B沿著z維度移動(dòng)或偏移。如對(duì)圖3A中描繪的溝道區(qū)所示的，PMOS納米線112A的縱軸布置在襯底101之上的第一距離H1處，而NMOS納米線122A的縱軸布置在襯底101之上的第二距離H2處，第二距離H2不同于H1 ( S卩，明顯大于10%的差異)。在例證性實(shí)施例中，第二距離H2大致等于第一距離H1加上第一溝道區(qū)(z維度)的厚度的和，因?yàn)榧{米線112A和122A實(shí)質(zhì)上是相等的。如也示出的，在相鄰PMOS納米線112AU12B之間的間隙G1實(shí)質(zhì)上等于NMOS納米線122A的厚度(直徑)(在圖3B中被示為T3)。在相鄰NMOS納米線122A、122B之間的間隙G2實(shí)質(zhì)上等于PMOS納米線112B的厚度(直徑)(在圖3B中被示為T4)。因此，節(jié)距Pl和P2實(shí)質(zhì)上是相等的。
[0037]如進(jìn)一步在圖3B中示出的，在外賦區(qū)內(nèi)，PMOS器件110的半導(dǎo)體材料堆疊體與NMOS器件120的相同?；旧?，在PMOS納米線(例如112B)中的IV族材料用作在NMOS器件120中的犧牲材料，而在NMOS納米線(例如122A)中的II1-V族材料用作在PMOS器件
110中的犧牲材料。在示例性實(shí)施例中，PMOS器件110和NMOS器件120都包括與II1-V族半導(dǎo)體(例如GaAs)交替的IV族半導(dǎo)體(例如Ge)層。半導(dǎo)體層的這個(gè)雙重功能是有利的，因?yàn)樗试S由同時(shí)覆蓋襯底的第一和第二區(qū)(例如圖1中的區(qū)102和103)的同一覆蓋過程形成堆疊體的PM0S/NM0S對(duì)。
[0038]也在圖2A、2B的實(shí)施例中示出的，PMOS納米線112布置成通過也存在于NMOS器件堆疊體中的第三犧牲半導(dǎo)體材料210A與襯底101分開。關(guān)于圖2A、2B，第三犧牲材料半導(dǎo)體210A提供布置成最接近于襯底的納米線(例如PMOS納米線112A)的絕緣體以允許環(huán)繞式柵極堆疊體。如在圖2A和2B中所描述的采用的，第三犧牲半導(dǎo)體材料210A可選擇性地針對(duì)PMOS納米線112A和NMOS納米線122A被移除。例如，在一個(gè)實(shí)施例中，第三犧牲半導(dǎo)體材料2IOA是IV族半導(dǎo)體(SiGe)，而在另一實(shí)施例中，第三犧牲半導(dǎo)體材料2IOA是II1-V族半導(dǎo)體(AlGaAs)。在其它實(shí)施例中，第三犧牲半導(dǎo)體材料可被留下，因?yàn)槠骷械臒o功能的結(jié)構(gòu)性人工制品不依賴于第三犧牲材料，作為納米線從襯底101釋放的手段(例如第三犧牲半導(dǎo)體材料210A可被留在NMOS器件120中)，使得第三犧牲半導(dǎo)體材料210A對(duì)納米線122A中的II1-V族材料的選擇性不造成問題。
[0039]圖3A和3B示出示例性實(shí)施例，其中PMOS納米線112A、112B沿著z維度從NMOS納米線122AU22B再次實(shí)質(zhì)上偏移。在第三示例性實(shí)施例中，第三犧牲層布置在交替的半導(dǎo)體材料堆疊體中的相鄰層之間，作為使在第一器件(例如PMOS器件110)中的納米線之間的垂直間隔從第二器件(例如NMOS器件120)中的納米線的橫截面維度(例如在z維度上的直徑或厚度)去耦的手段。
[0040]如圖4A所示，在相鄰PMOS納米線112A、112B之間的間隙G1大于NMOS納米線122A(T3，圖4B)的厚度，且在相鄰NMOS納米線122A、122B之間的間隙G2大于PMOS納米線112B(T4，圖4B)的厚度。較大的間隙G1、G2可適應(yīng)于溝道設(shè)計(jì)的要求和/或柵極堆疊體沉積約束以確保在納米線112A、112B、122A、122B周圍的柵極導(dǎo)體115、125的足夠填充。如在圖4B中進(jìn)一步示出的，第三犧牲半導(dǎo)體材料310A布置在納米線122A、112B之間。在這個(gè)實(shí)施例中第三犧牲半導(dǎo)體材料310A再次選擇性地針對(duì)在PMOS納米線112B中使用的IV族材料和在NMOS納米線122A中使用的II1-V族材料被移除。雖然很多這樣的材料存在，優(yōu)選的材料有助于維持II1-V族和IV族材料例如SiGe或AlGaAs的結(jié)晶度。
[0041]圖4A和4B進(jìn)一步示出示例性實(shí)施例，其中蝕刻襯底101的凹槽實(shí)現(xiàn)納米線(例如PMOS納米線112A)的釋放，而沒有布置在襯底101上的第三犧牲層。如所示，襯底101具有足以釋放PMOS納米線112A的高度ΛΗ的凹槽。在溝道區(qū)之下的凹槽的部分被回填有柵極導(dǎo)體115。這樣的襯底可通過使用對(duì)襯底材料是選擇性的蝕刻劑從下部切割第一襯底區(qū)102中的器件堆疊體來實(shí)現(xiàn)。由于襯底101在襯底區(qū)之一中選擇性地凹進(jìn)，PMOS和NMOS器件110、120可由具有最小垂直堆疊高度的相同半導(dǎo)體器件堆疊體形成。
[0042]圖5A和5B示出示例性實(shí)施例，其中在第一器件的納米線中使用多種材料。該多種材料接著在第二器件中犧牲或保留。如圖5A所示，NMOS器件120包括具有底部和頂部勢(shì)壘層或過渡層132AU32B的納米線122A以及具有底部和頂部勢(shì)壘層或過渡層142AU42B的納米線122B。勢(shì)壘層或過渡層132A、132B、142A、142B可具有與納米線122A、122B不同(例如更寬)的帶隙，并可起下列項(xiàng)中的一個(gè)或多個(gè)的作用:結(jié)合柵極電介質(zhì)145限制載流子的混合柵極介電層、溝道鈍化層、表層電荷感應(yīng)層、應(yīng)變層、或溝道帶隙(Vt)調(diào)諧層等。
[0043]如圖3B所示，勢(shì)壘層或過渡層132A、132B、142A、142B存在于PMOS和NMOS器件110、120的外賦區(qū)中，并可作為犧牲層被利用或作為互補(bǔ)器件的溝道區(qū)中的部分覆層被保留。例如，可在NMOS器件120的上面描述的功能能力之一中在PMOS器件110中利用勢(shì)壘層或過渡層132A、132B、142A、142B。然而，在圖5A所示的實(shí)施例中，勢(shì)壘層或過渡層132A、132B、142A、142B從PMOS納米線112A、112B中被移除，連同利用用于NMOS納米線122A、122B的II1-V族半導(dǎo)體一起犧牲。在這個(gè)示例性實(shí)施例中，從移除勢(shì)壘層或過渡層132AU32B產(chǎn)生的較大間隙G1然后提供對(duì)單獨(dú)的溝道過渡層138的更多空間，溝道過渡層138像柵極電介質(zhì)140和柵極導(dǎo)體115—樣可環(huán)繞在PMOS納米線112AU12B周圍。同樣，通過移除勢(shì)壘層或過渡層142AU42B來提供較大的間隙G2。
[0044]現(xiàn)在提供制造過程實(shí)施例的突出部分的簡要描述。圖6和7是示出根據(jù)本發(fā)明的實(shí)施例的在同一襯底上制造與PMOS IV族納米線晶體管集成的NMOS II1-V納米線晶體管的方法601和701的流程圖。雖然方法601和701強(qiáng)調(diào)某些操作，那些操作可能要求多得多的工藝序列，且沒有通過圖6和7中的操作的編號(hào)或操作的相對(duì)定位來暗示順序。通常，方法601利用具有沉積在半導(dǎo)體堆疊體中的覆蓋層(其如圖8A所示，在襯底810、820的兩個(gè)區(qū)中是相同的)的起始襯底，而方法701要求具有沉積在襯底810、820的兩個(gè)區(qū)中的在材料上不同的堆疊體的起始襯底。
[0045]首先參考圖6，方法601在操作610以布置在襯底的第一和第二區(qū)上的PMOS和NMOS半導(dǎo)體材料層的交替堆疊體開始。例如，在圖8A中描繪的例證性實(shí)施例中，起始襯底801具有半導(dǎo)體材料803的相同堆疊體，其中IV族半導(dǎo)體層與布置在區(qū)810和820之上的II1-V族半導(dǎo)體層交替。半導(dǎo)體材料803的交替堆疊體可在襯底101上外延地生長或被轉(zhuǎn)移和粘合。
[0046]隨后，在操作620，例如通過各向異性等離子體蝕刻將堆疊體803蝕刻到第一區(qū)810中的第一鰭狀物和第二區(qū)820中的第二鰭狀物中。取決于IV族和II1-V族材料，可利用基于常規(guī)技術(shù)的一種或多種等離子蝕刻工藝。在操作630，從第一鰭狀物移除NMOS材料以形成在IV族半導(dǎo)體層和襯底101之間的間隙來釋放沿著縱向溝道長度的PMOS納米線。例如，在起始材料801 (圖8A)中，在第一區(qū)810內(nèi)使用常規(guī)技術(shù)(例如各向同性濕和/或干蝕刻化學(xué)性質(zhì))針對(duì)IV族層選擇性地移除II1-V族層以釋放PMOS納米線112AU12B。在操作640，從第二鰭狀物針對(duì)II1-V族半導(dǎo)體層選擇性地移除PMOS材料以形成在II1-V族半導(dǎo)體層和襯底之間的間隙來釋放沿著至少其縱向溝道長度的NMOS納米線。例如，在堆疊體803(圖8A)中，在第二區(qū)820內(nèi)，針對(duì)II1-V族層選擇性地移除IV族層以釋放NMOS納米線122A和122B。
[0047]在操作650，接著使用任何常規(guī)沉積技術(shù)根據(jù)所利用的材料完全圍繞PMOS和NMOS納米線(即，同軸結(jié)構(gòu))而形成柵極堆疊體。在特定的實(shí)施例中，利用替代柵極技術(shù)，如在本領(lǐng)域中對(duì)非平面硅晶體管技術(shù)已知的。在一個(gè)實(shí)施例中，形成犧牲柵極(堆疊體)，在納米線112A、112B中的源極和漏極區(qū)是ρ型摻雜的，而在納米線122A、122B中的源極和漏極區(qū)是η型摻雜的(和/或環(huán)繞有凸起的源極漏極區(qū))，犧牲柵極被移除，且非犧牲柵極堆疊體形成。用于形成非犧牲柵極的示例性技術(shù)包括對(duì)高K柵極介電材料的原子層沉積(ALD)和對(duì)柵極導(dǎo)體材料的ALD或物理氣相沉積(PVD)。方法610然后在操作660使用常規(guī)處理(例如夾層介電形成、在PMOS和NMOS器件中的每個(gè)上的源極和漏極觸點(diǎn)形成等)來完成。
[0048]接著參考圖7，方法701在操作715以沉積在襯底的第一區(qū)上的交替的PMOS半導(dǎo)體材料層和第一犧牲材料的第一堆疊體和沉積在襯底的第二區(qū)上的交替的NMOS半導(dǎo)體材料層和第二犧牲材料的第二堆疊體開始。例如，在圖8Β中描繪的例證性實(shí)施例中，起始材料802包括沉積在第一襯底區(qū)810之上的半導(dǎo)體材料804的第一堆疊體，IV族半導(dǎo)體層與第一犧牲材料層210Α、210Β交替。起始材料802還包括沉積在第二襯底區(qū)820之上的半導(dǎo)體材料805的第二堆疊體，II1-V族半導(dǎo)體層與第二犧牲材料層220Α、220Β交替。對(duì)于這個(gè)實(shí)施例，半導(dǎo)體材料的每個(gè)不同的交替堆疊體可外延地生長在襯底101上(例如在場(chǎng)隔離介電層850中形成的溝槽中)，且然后材料的側(cè)壁被暴露(例如通過使場(chǎng)隔離介電層850凹進(jìn))。
[0049]在操作725，通過蝕刻劑在IV族半導(dǎo)體材料上選擇性地移除第一犧牲材料層210Α、210Β以形成PMOS納米線112Α、112Β來釋放PMOS納米線112Α、112Β。在操作735，通過蝕刻劑在II1-V族半導(dǎo)體材料上選擇性地移除第二犧牲材料層220A、220B以釋放NMOS納米線122AU22B。在操作745，根據(jù)功函數(shù)和所利用的覆層材料使用任何常規(guī)沉積技術(shù)完全環(huán)繞在PMOS和NMOS納米線(即，形成具有納米線的同軸結(jié)構(gòu)的功函數(shù)金屬)的所釋放的溝道區(qū)周圍而形成柵極堆疊體。在特定的實(shí)施例中，利用替代柵極技術(shù)，如在非平面硅晶體管技術(shù)的領(lǐng)域中已知的。在一個(gè)實(shí)施例中，形成犧牲柵極(堆疊體)，在納米線112A、112B中的源極和漏極區(qū)是ρ型摻雜的，而在納米線122A、122B中的源極和漏極區(qū)是η型摻雜的(和/或環(huán)繞有凸起的源極漏極區(qū))，犧牲柵極被移除，且非犧牲柵極堆疊體形成。方法701然后在操作660使用常規(guī)處理(例如夾層介電形成、在PMOS和NMOS器件中的每個(gè)上的源極和漏極接觸形成等)來完成。
[0050]在任一方法601或701中，應(yīng)理解，沉積在襯底上的半導(dǎo)體堆疊體還可包括在本文的其它地方描述的一個(gè)或多個(gè)中間半導(dǎo)體層(例如通過使第三犧牲層在第一和第二區(qū)810,820中的襯底之上外延地生長)。對(duì)于這樣的實(shí)施例，操作620和725接著還包括針對(duì)IV族半導(dǎo)體層選擇性地蝕刻第三犧牲層以在第一區(qū)810中形成在IV族半導(dǎo)體層和襯底之間的間隙，其比II1-V族半導(dǎo)體層的厚度寬。類似地，針對(duì)II1-V族半導(dǎo)體層選擇性地蝕刻第三犧牲層以在第二區(qū)820中形成在II1-V族半導(dǎo)體層和襯底之間的間隙，其比IV族半導(dǎo)體層的厚度寬。
[0051]圖9示出根據(jù)本發(fā)明的一個(gè)實(shí)施方式的計(jì)算設(shè)備1000。計(jì)算設(shè)備1000容納板1002。板1002可包括多個(gè)部件，包括但不限于處理器1004和至少一個(gè)通信芯片1006。處理器1004物理地和電氣地耦合到板1002。在一些實(shí)施方式中，至少一個(gè)通信芯片1006也物理地和電氣地耦合到板1002。在另外的實(shí)施方式中，通信芯片1006是處理器1004的部分。
[0052]根據(jù)其應(yīng)用，計(jì)算設(shè)備1000可包括其它部件，其他部件可以或可以不物理地和電氣地耦合到板1002。這些其它部件可包括但不限于易失性存儲(chǔ)器(例如DRAM)、非易失性存儲(chǔ)器(例如ROM)、閃存、圖形處理器、數(shù)字信號(hào)處理器、加密處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計(jì)、陀螺儀、揚(yáng)聲器、照相機(jī)和大容量存儲(chǔ)設(shè)備(例如硬盤驅(qū)動(dòng)器、光盤(⑶)、數(shù)字通用盤(DVD)等)。
[0053]通信芯片1006使能用于到和來自計(jì)算設(shè)備1000的數(shù)據(jù)的傳輸?shù)臒o線通信。術(shù)語“無線”及其派生詞可用于描述可通過使用經(jīng)由非固體介質(zhì)的經(jīng)調(diào)制電磁輻射來傳遞數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信通道等。該術(shù)語并不暗示相關(guān)的設(shè)備不包含任何電線，雖然在一些實(shí)施例中它們可以不包含電線。通信芯片1006可實(shí)現(xiàn)多種無線標(biāo)準(zhǔn)或協(xié)議中的任意,包括但不限于 W1-Fi (IEEE802.11 系列)、WiMAX (IEEE802.16 系列)、IEEE802.20、長期演進(jìn)(LTE)、Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、藍(lán)牙、其派生物以及被指定為3G、4G、5G和更高代的任何其它無線協(xié)議。計(jì)算設(shè)備1000可包括多個(gè)通信芯片1006。例如，第一通信芯片1006可專用于較短距離無線通信，例如W1-Fi和藍(lán)牙，而第二通信芯片1006可專用于較長距離無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 和其它。
[0054]計(jì)算設(shè)備1000的處理器1004包括封裝在處理器1004內(nèi)的集成電路。在本發(fā)明的一些實(shí)施方式中，處理器的集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)在本文的其它地方描述的實(shí)施例的PMOS器件110和NMOS器件120 (圖1)。術(shù)語“處理器”可以指處理例如來自寄存器和/或存儲(chǔ)器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉(zhuǎn)換成可存儲(chǔ)在寄存器和/或存儲(chǔ)器中的其它電子數(shù)據(jù)的任何設(shè)備或設(shè)備的部分。
[0055]通信芯片1006還可包括封裝在通信芯片1006內(nèi)的集成電路管芯。根據(jù)本發(fā)明的另一實(shí)施方式，通信芯片的集成電路裸片包括一個(gè)或多個(gè)器件，例如根據(jù)在本文的其它地方描述的實(shí)施例的PMOS器件110和NMOS器件120 (圖1)。
[0056]在另外的實(shí)施方式中，容納在計(jì)算設(shè)備1000內(nèi)的另一部件可包含集成電路管芯，集成電路管芯包括一個(gè)或多個(gè)器件，例如PMOS器件110和NMOS器件120，如在圖1中所示的和在本文的其它地方描述的那樣。
[0057]在各種實(shí)施方式中，計(jì)算設(shè)備1000可以是膝上型計(jì)算機(jī)、上網(wǎng)本、筆記本計(jì)算機(jī)、超級(jí)筆記本計(jì)算機(jī)、智能電話、平板計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、超移動(dòng)PC、移動(dòng)電話、桌上型計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃描儀、監(jiān)視器、機(jī)頂盒、娛樂控制單元、數(shù)字照相機(jī)、便攜式音樂播放器或數(shù)字視頻記錄器。在另外的實(shí)施方式中，設(shè)備1000可以是處理數(shù)據(jù)的任何其它電子設(shè)備。
[0058]應(yīng)理解，上面的描述是例證性的而不是限制性的。例如，雖然附圖中的流程圖示出由本發(fā)明的某些實(shí)施例執(zhí)行的操作的特定順序，應(yīng)理解，這樣的順序可能不是要求的(例如，替代的實(shí)施例可以按不同的順序執(zhí)行操作，組合某些操作，重疊某些操作，等等)。此夕卜，對(duì)于在閱讀并理解上面的描述后的本領(lǐng)域中的技術(shù)人員來說，很多其它實(shí)施例將是明顯的。雖然參考特定的示例性實(shí)施例描述了本發(fā)明，應(yīng)認(rèn)識(shí)到，本發(fā)明不限于所描述的實(shí)施例，而是可在所附權(quán)利要求的精神和范圍內(nèi)的修改和變更下實(shí)踐本發(fā)明。應(yīng)因此參考所附權(quán)利要求連同這樣的權(quán)利要求享有權(quán)利的等效形式的完整范圍來確定本發(fā)明的范圍。
【權(quán)利要求】
1.一對(duì)半導(dǎo)體器件，包括: 布置在襯底之上的第一納米線，其中，所述第一納米線的縱向長度還包括: IV族半導(dǎo)體材料的第一溝道區(qū)； 與所述第一溝道區(qū)電耦合的第一源極區(qū)和第一漏極區(qū)； 第一柵極堆疊體，其包括同軸地完全環(huán)繞在所述第一溝道區(qū)周圍的柵極絕緣體和柵極導(dǎo)體；以及 布置在所述襯底之上的第二納米線，所述第二納米線還包括: II1-V族半導(dǎo)體材料的第二溝道區(qū)； 與所述第二溝道區(qū)電耦合的第二源極區(qū)和第二漏極區(qū)；以及 第二柵極堆疊體，其包括同軸地完全環(huán)繞在所述第二溝道區(qū)周圍的柵極絕緣體和柵極導(dǎo)體。
2.如權(quán)利要求1所述的一對(duì)半導(dǎo)體器件，其中，所述第一源極區(qū)和第一漏極區(qū)是P型，且其中，所述第二源極區(qū)和第二漏極區(qū)是η型，以使該對(duì)半導(dǎo)體器件變得互補(bǔ)。
3.如權(quán)利要求1所述的一對(duì)半導(dǎo)體器件，其中，所述IV族半導(dǎo)體材料基本上由鍺(Ge)組成。
4.如權(quán)利要求1所述的一對(duì)半導(dǎo)體器件，其中，所述第一溝道區(qū)的縱向軸布置在所述襯底之上的第一距離處，且其中，所述第二溝道區(qū)的縱向軸布置在所述襯底之上的第二距離處，所述第二距離不同于所述第一距離。
5.如權(quán)利要求1所述的一對(duì)半導(dǎo)體器件，其中，所述第二距離至少等于所述第一距離加上所述第一溝道區(qū)沿著垂直于所述襯底的方向的厚度后的和。
6.如權(quán)利要求1所述的一對(duì)半導(dǎo)體器件，其中，所述第一納米線布置在納米線的第一垂直堆疊體內(nèi)，其中，在所述第一垂直堆疊體中的每個(gè)納米線具有基本上由所述IV族材料組成的溝道區(qū)，且其中，在所述第一垂直堆疊體中的兩個(gè)相鄰納米線在沿著所述縱向長度的位置處通過不同于所述IV族材料的中間結(jié)晶半導(dǎo)體材料物理地接合。
7.如權(quán)利要求6所述的一對(duì)半導(dǎo)體器件，其中，所述中間結(jié)晶半導(dǎo)體材料布置在相鄰于第一柵極堆疊體的隔片區(qū)內(nèi)。
8.如權(quán)利要求6所述的一對(duì)半導(dǎo)體器件，其中，所述中間結(jié)晶半導(dǎo)體材料是所述II1-V族半導(dǎo)體材料。
9.如權(quán)利要求8所述的一對(duì)半導(dǎo)體器件，其中，所述第二納米線布置在納米線的第二垂直堆疊體內(nèi)，其中，在所述第二垂直堆疊體中的每個(gè)納米線具有基本上由所述II1-V族半導(dǎo)體材料組成的溝道區(qū)，且其中，在所述第二垂直堆疊體中的兩個(gè)相鄰納米線在沿著所述縱向長度的位置處通過不同于所述II1-V族半導(dǎo)體的第二中間結(jié)晶半導(dǎo)體材料物理地接合。
10.如權(quán)利要求9所述的一對(duì)半導(dǎo)體器件，其中，所述中間結(jié)晶半導(dǎo)體材料是所述II1-V族半導(dǎo)體材料，且其中所述第二中間結(jié)晶半導(dǎo)體材料是所述IV族半導(dǎo)體材料。
11.如權(quán)利要求10所述的一對(duì)半導(dǎo)體器件，其中，在所述第一垂直堆疊體中的兩個(gè)相鄰納米線和在所述第二垂直堆疊體中的兩個(gè)相鄰納米線在沿著所述縱向長度的位置處通過不同于所述IV族半導(dǎo)體材料或所述II1-V族半導(dǎo)體材料的第三中間結(jié)晶半導(dǎo)體材料物理地接合。
12.如權(quán)利要求11所述的一對(duì)半導(dǎo)體器件，其中，所述第三中間結(jié)晶半導(dǎo)體材料是IV族半導(dǎo)體材料。
13.如權(quán)利要求12所述的一對(duì)半導(dǎo)體器件，其中，所述第三中間結(jié)晶半導(dǎo)體材料是SiGe0
14.一對(duì)互補(bǔ)晶體管，包括: 布置在襯底之上的P型晶體管，其中，縱向長度的所述P型晶體管還包括: IV族半導(dǎo)體材料的第一溝道區(qū)； 與所述第一溝道區(qū)電耦合的P型源極區(qū)和漏極區(qū)； 第一柵極堆疊體，其包括同軸地完全環(huán)繞在所述第一溝道區(qū)周圍的柵極絕緣體和柵極導(dǎo)體；以及 布置在所述襯底之上的η型晶體管，其中，縱向長度的所述η型晶體管還包括: II1-V族半導(dǎo)體材料的第二溝道區(qū)； 與所述第一溝道區(qū)電耦合的η型源極區(qū)和漏極區(qū)；以及 第二柵極堆疊體，其包括同軸地完全環(huán)繞在所述第二溝道區(qū)周圍的柵極絕緣體和柵極導(dǎo)體。
15.所述對(duì)半導(dǎo)體器件，其中，所述IV族半導(dǎo)體材料基本上由鍺(Ge)組成，且其中，所述II1-V族半導(dǎo)體材料基本上由GaAs、InAs, InP和II1-N族中的一種組成。
16.一種在襯底上形成一對(duì)半導(dǎo)體器件的方法，所述方法包括: 在所述襯底的第一區(qū)上布置半導(dǎo)體層的第一堆疊體，所述半導(dǎo)體層的第一堆疊體包括覆蓋第一犧牲層的結(jié)晶IV族半導(dǎo)體層； 在所述襯底的第二區(qū)上布置半導(dǎo)體層的第二堆疊體，所述半導(dǎo)體層的第二堆疊體包括覆蓋第二犧牲層的結(jié)晶II1-V族半導(dǎo)體層； 蝕刻所述第一堆疊體以限定包括所述IV族半導(dǎo)體層的第一納米線； 蝕刻所述第二堆疊體以限定包括所述II1-V族半導(dǎo)體層的第二納米線； 形成沿著所述第一納米線的縱向溝道長度同軸地完全環(huán)繞在所述IV族結(jié)晶層周圍的第一柵極堆疊體；以及 形成沿著所述第二納米線的縱向溝道長度同軸地完全環(huán)繞在所述II1-V族結(jié)晶層周圍的第二柵極堆疊體。
17.如權(quán)利要求16所述的方法，還包括: 形成與所述第一納米線的溝道電耦合的P型源極區(qū)和漏極區(qū)；以及 形成與所述第二納米線的溝道電耦合的η型源極區(qū)和漏極區(qū)。
18.如權(quán)利要求16所述的方法，其中，蝕刻半導(dǎo)體層的所述第一堆疊體還包括針對(duì)所述IV族半導(dǎo)體層選擇性地移除所述第一犧牲層以沿著所述縱向溝道長度形成在所述IV族半導(dǎo)體層和所述襯底之間的間隙；以及 其中，蝕刻半導(dǎo)體層的所述第二堆疊體還包括針對(duì)所述πι-v族半導(dǎo)體層選擇性地移除所述第二犧牲層以沿著所述縱向溝道長度形成在所述II1-V族半導(dǎo)體層和所述襯底之間的間隙。
19.如權(quán)利要求16所述的方法，其中，使所述IV族半導(dǎo)體層外延地生長還包括使基本上由Ge組成的材料外延地生長；以及其中，使所述II1-V族半導(dǎo)體層外延地生長還包括使基本上由GaAs組成的材料生長。
20.如權(quán)利要求16所述的方法，其中，所述第一犧牲層是所述結(jié)晶II1-V族半導(dǎo)體層，且其中，所述第二犧牲層是所述結(jié)晶IV族半導(dǎo)體層；以及 其中，在所述襯底上布置半導(dǎo)體層的所述第一堆疊體和所述第二堆疊體包括使所述結(jié)晶II1-V族半導(dǎo)體層和所述結(jié)晶IV族半導(dǎo)體層兩者在所述襯底的所述第一區(qū)和所述第二區(qū)兩者之上外延地生長。
21.如權(quán)利要求20所述的方法，其中，蝕刻所述半導(dǎo)體層的第一堆疊體還包括針對(duì)所述IV族半導(dǎo)體層選擇性地移除所述II1-V族半導(dǎo)體層以在所述第一區(qū)中形成在所述IV族半導(dǎo)體層和所述襯底之間的間隙；并且其中 蝕刻半導(dǎo)體層的所述第二堆疊體還包括針對(duì)所述II1-V族半導(dǎo)體層選擇性地移除所述IV族半導(dǎo)體層以在所述第二區(qū)中形成在所述II1-V族半導(dǎo)體層和所述襯底之間的間隙。
22.如權(quán)利要求20所述的方法，其中，在所述襯底上布置半導(dǎo)體層的所述第一堆疊體和所述第二堆疊體包括使第三犧牲層在所述第一區(qū)和第二區(qū)中的所述襯底之上外延地生長；以及 其中，蝕刻半導(dǎo)體層的所述第一堆疊體還包括選擇性地針對(duì)所述IV族半導(dǎo)體層移除所述II1-V族半導(dǎo)體層和所述第三犧牲層以在所述第一區(qū)中形成在所述IV族半導(dǎo)體層和所述襯底之間的間隙，所述間隙比所述II1-V族半導(dǎo)體層的厚度寬；以及 其中，蝕刻半導(dǎo)體層的所述第二堆疊體還包括選擇性地針對(duì)所述II1-V族半導(dǎo)體層移除所述IV族半導(dǎo)體層和所述第三犧牲層以在所述第二區(qū)中形成在所述II1-V族半導(dǎo)體層和所述襯底之間的間隙，所述間隙比所述IV族半導(dǎo)體層的厚度寬。
23.如權(quán)利要求20所述的方法，其中，使所述IV族半導(dǎo)體層外延地生長還包括使基本上由Ge組成的材料外延地生長；以及 其中，使所述II1-V族半導(dǎo)體層外延地生長還包括使基本上由GaAs組成的材料生長；以及 其中，使所述第三犧牲層外延地生長還包括使基本上包括SiGe或AlGaAs的材料生長。
24.如權(quán)利要求16所述的方法，還包括使同軸地完全環(huán)繞在所述IV族結(jié)晶層或所述II1-V族結(jié)晶層中的至少一個(gè)周圍的結(jié)晶半導(dǎo)體過渡層外延地生長。
25.如權(quán)利要求16所述的方法，其中，形成所述第一堆疊體和所述第二堆疊體還包括通過原子層沉積來在所述第一納米線和第二納米線的被釋放部分周圍沉積高K介電材料，且其中，形成所述第一柵極堆疊體還包括在所述第一納米線的所述被釋放部分周圍沉積第一功函數(shù)金屬，且其中形成所述第二柵極堆疊體還包括在所述第二納米線的所述被釋放部分周圍沉積第二功函數(shù)金屬。
【文檔編號(hào)】H01L29/78GK103999226SQ201180075625
【公開日】2014年8月20日 申請(qǐng)日期:2011年12月19日 優(yōu)先權(quán)日:2011年12月19日
【發(fā)明者】M·拉多薩夫列維奇, R·皮拉里塞泰, G·杜威, N·慕克吉, J·卡瓦列羅斯, W·拉赫馬迪, V·勒, B·舒-金, M·V·梅茨, R·周 申請(qǐng)人:英特爾公司