晶體管的制作方法
【專利摘要】本實用新型涉及一種晶體管。本實用新型的晶體管包括：半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；形成在所述柵極電介質(zhì)上的柵極；位于所述半導(dǎo)體襯底中、且分別在所述柵極兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含在平行于襯底表面的方向上排列的多個位錯；位于所述源區(qū)和漏區(qū)上方的含硅外延半導(dǎo)體層；以及位于所述外延半導(dǎo)體層上方的金屬硅化物層。
【專利說明】晶體管
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種晶體管。
【背景技術(shù)】
[0002]通常，集成電路包含形成在襯底上的NMOS (η型金屬-氧化物-半導(dǎo)體)晶體管和PMOS (P型金屬-氧化物-半導(dǎo)體)晶體管的組合。集成電路的性能與其所包含的晶體管的性能有直接關(guān)系。因此，希望提高晶體管的驅(qū)動電流以增強其性能。
[0003]美國專利申請N0.20100038685Α公開了一種晶體管，在該晶體管的溝道區(qū)與源/漏區(qū)之間形成位錯，這種位錯產(chǎn)生拉應(yīng)力，該拉應(yīng)力提高了溝道中的電子遷移率，由此晶體管的驅(qū)動電流得以增加。圖1la-1lc示出了這種位錯的形成。在圖1la中，對已經(jīng)形成了柵極電介質(zhì)2和柵極3的半導(dǎo)體襯底I進行硅注入，從而形成非晶區(qū)域，如圖中陰影部分所示。在圖1lb中，對該半導(dǎo)體襯底I進行退火，使得非晶區(qū)域再結(jié)晶，在再結(jié)晶過程中，水平方向和豎直方向上的兩個不同的晶體生長前端相遇，如圖中箭頭所示，從而形成了圖1lc所示的位錯。
實用新型內(nèi)容
[0004]當(dāng)自由表面低于導(dǎo)電溝道的水平面或者在導(dǎo)電溝道的水平面上時，由位錯產(chǎn)生的拉應(yīng)力會顯著減小。通常，為了減小源極和漏極接觸的接觸電阻，會在源區(qū)和漏區(qū)上方形成金屬硅化物。然而，硅化物的形成涉及硅和金屬的移動，這等效于在硅化物底面產(chǎn)生了某種自由表面，這種自由表面如果在導(dǎo)電溝道的水平面上時，會導(dǎo)致由位錯產(chǎn)生拉應(yīng)力減小。
[0005]本實用新型的目的是提供一種晶體管以及一種晶體管的制造方法。
[0006]本實用新型的晶體管包括:
[0007]半導(dǎo)體襯底；
[0008]形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；
[0009]形成在所述柵極電介質(zhì)上的柵極；
[0010]位于所述半導(dǎo)體襯底中、且分別在所述柵極兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含在平行于襯底表面的方向上排列的多個位錯；
[0011]位于所述源區(qū)和漏區(qū)上方的含硅外延半導(dǎo)體層；以及
[0012]位于所述外延半導(dǎo)體層上方的金屬硅化物層。
[0013]本實用新型的制造晶體管的方法包括如下步驟:
[0014]在形成了柵極的半導(dǎo)體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導(dǎo)體襯底；
[0015]圖形化該掩膜層，使得至少源區(qū)和漏區(qū)之一的至少一部分暴露；
[0016]對源區(qū)和/或漏區(qū)的暴露部分進行第一離子注入步驟；
[0017]對所述半導(dǎo)體襯底進行退火以在源區(qū)和/或漏區(qū)的暴露部分形成位錯；
[0018]在源區(qū)和漏區(qū)上形成含有硅的半導(dǎo)體層；[0019]在所述半導(dǎo)體層上形成金屬層并進行退火以形成金屬硅化物，
[0020]其中所述金屬硅化物的底面高于位于所述源區(qū)和漏區(qū)之間的導(dǎo)電溝道。
[0021]在本實用新型的晶體管中，在源區(qū)和漏區(qū)上方形成含硅的半導(dǎo)體層，并且在該半導(dǎo)體層上沉積金屬以形成金屬硅化物，使得金屬硅化物的底部位于導(dǎo)電溝道上方。根據(jù)本實用新型，一方面通過形成金屬硅化物減小了源極接觸和漏極接觸的接觸電阻；另一方面通過使金屬硅化物底部在導(dǎo)電溝道上方，避免了源區(qū)和/或漏區(qū)中形成的位錯產(chǎn)生的拉應(yīng)力顯著減小。
[0022]本實用新型的其它方面和優(yōu)點將在以下結(jié)合附圖更詳細地描述。
【專利附圖】

【附圖說明】
[0023]圖1示出了根據(jù)本實用新型第一實施方式的晶體管的示意圖。
[0024]圖2a_2b示出了制造圖1所示晶體管的一些步驟的示意圖。
[0025]圖3示出了根據(jù)本實用新型第二實施方式的一個示例性晶體管的示意圖。
[0026]圖4a_4d示出了制造圖3所示晶體管的一些步驟的示意圖。
[0027]圖5示出根據(jù)本實用新型第二實施方式的另一個示例性晶體管的示意圖。
[0028]圖6示出了制造圖5所示晶體管的步驟之一的示意圖。
[0029]圖7示出了根據(jù)本實用新型的第三實施方式的晶體管的示意圖。
[0030]圖8a_8b示出了制造圖7所示的晶體管的一些步驟的示意圖。
[0031]圖9a示意性示出了根據(jù)本實用新型第四實施方式的一個例子的晶體管制造方法的步驟之一。
[0032]圖9b示意性示出了根據(jù)本實用新型第四實施方式的一個例子的晶體管。
[0033]圖1Oa示意性示出了根據(jù)本實用新型第四實施方式的另一個例子的晶體管制造方法的步驟之一。
[0034]圖1Ob示意性示出了根據(jù)本實用新型第四實施方式的另一個例子的晶體管。
[0035]圖1la-1lc示出了現(xiàn)有技術(shù)中位錯的形成。
【具體實施方式】
[0036]以下結(jié)合附圖描述本實用新型的優(yōu)選實施例。附圖是示意性的并未按比例繪制，且只是為了說明本實用新型的實施例而并不意圖限制本實用新型的保護范圍。貫穿附圖相同的附圖標(biāo)記表示相同或相似的部件。為了使本實用新型的技術(shù)方案更加清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。
[0037]<第一實施方式>
[0038]圖1示出了根據(jù)本實用新型第一實施方式的晶體管的示意圖。如圖1所示，晶體管100包括半導(dǎo)體襯底102、形成在所述半導(dǎo)體襯底102上的柵極電介質(zhì)104、形成在所述柵極電介質(zhì)104上的柵極106、在所述半導(dǎo)體襯底102中且分別位于柵極106兩側(cè)的源區(qū)108和漏區(qū)110、以及溝道區(qū)112，所述溝道區(qū)112位于源區(qū)108和漏區(qū)110之間且在柵極電介質(zhì)104下方。在圖1所示的晶體管100中，所述源區(qū)108和漏區(qū)110包含毗鄰所述溝道區(qū)112的位錯101。所述位錯對溝道區(qū)112施加拉應(yīng)力(如圖中箭頭所示)，這種拉應(yīng)力使得溝道區(qū)的電子遷移率增加。[0039]晶體管100還包括:形成在柵極電介質(zhì)104和柵極106側(cè)壁上的側(cè)墻116，形成在所述源區(qū)108和漏區(qū)110上的半導(dǎo)體層118，以及位于所述半導(dǎo)體層上的金屬硅化物層122。所述半導(dǎo)體層118可以是S1、SiGe或S1:C層。實際上，晶體管100還包括源極接觸和漏極接觸，由于這些都是本領(lǐng)域普通技術(shù)人員所熟知的，因此在此并未示出和描述。
[0040]形成該晶體管100的方法包括，首先如圖lla-c中所示在源區(qū)108和漏區(qū)110中形成位錯，然后在柵極電介質(zhì)104和柵極106側(cè)壁上形成側(cè)墻116，并且隨后在源區(qū)108和漏區(qū)110上形成半導(dǎo)體層118，得到如圖2a所示的結(jié)構(gòu)。該半導(dǎo)體層118可以通過外延生長的方式形成，例如通過濺射，化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、及/或其他合適的工藝等方法形成。所述半導(dǎo)體層118可以是典型摻雜的。接下來，在所述半導(dǎo)體層118上沉積金屬層120，例如，Ni層、Ti層或Co層，如圖2b所示。最后，對圖2b中所得到的結(jié)構(gòu)進行退火，使得金屬層120中的金屬與所述半導(dǎo)體層118反應(yīng)生成金屬硅化物層122，并且之后除去金屬層120的未反應(yīng)的部分，從而得到如圖1所示的晶體管。
[0041]根據(jù)本實施方式，金屬硅化物底部在導(dǎo)電溝道上方，在減小源極接觸和漏極接觸的接觸電阻的同時，避免了源區(qū)和漏區(qū)中形成的位錯產(chǎn)生的拉應(yīng)力顯著減小。
[0042]<第二實施方式>
[0043]圖3示出了根據(jù)本實用新型的第二實施方式的一個示例性晶體管200a。如圖3所示，該晶體管200a與第一實施方式的晶體管100的區(qū)別在于，在所述源區(qū)108和漏區(qū)110中均包含兩個位錯。盡管圖3中示出所述位錯不相交，但所述位錯也可以是相交的。
[0044]圖4a_d示出了晶體管200a的制造過程中的一些階段。如圖4a所示，首先在形成了柵極電介質(zhì)104和柵極106的半導(dǎo)體襯底102上形成掩膜層114。該掩膜層114可以由光刻膠形成，或者是由諸如氧化硅和/或氮化硅的電介質(zhì)材料形成的硬掩膜層。盡管在圖1中示出所述掩膜層114形成為覆蓋柵極106，但是本實用新型不限于此，掩膜層114也可以形成為與柵極106齊平或者低于柵極106。
[0045]接下來，圖形化所述掩膜層114，使得源區(qū)108和漏區(qū)110都有一部分暴露，如圖4b所示。圖形化掩膜層114可以通過本領(lǐng)域熟知的光刻工藝實現(xiàn)，在此并未詳細描述。
[0046]在圖形化掩膜層114之后，對所述源區(qū)108和漏區(qū)110的暴露部分進行離子注入，以形成非晶區(qū)113，如圖4c所示。
[0047]再接下來，除去所述掩膜層114并對所得到的結(jié)構(gòu)進行退火，從而在源區(qū)108和漏區(qū)Iio中都形成兩個位錯，如圖4d所示。在掩膜層114是硬掩膜的情況下，也可以選擇在退火之后除去掩膜層114。
[0048]最后，在所述柵極電介質(zhì)104和柵極106的側(cè)壁上形成側(cè)墻116，在形成側(cè)墻116之后，執(zhí)行與上述圖2a和2b所示的相同的步驟，從而在所述源區(qū)108和漏區(qū)110上形成半導(dǎo)體層118以及金屬硅化物層122。由此得到圖3所示的晶體管300a。
[0049]圖5示出了根據(jù)本實施方式的另一個示例性的晶體管200b，其中源區(qū)108和漏區(qū)110每一個均包含三個位錯。相應(yīng)地，形成晶體管200b的方法與形成晶體管200a的方法的不同之處僅在于圖4b所示的步驟，S卩，在圖形化掩膜層114時，使得源區(qū)108和漏區(qū)110的兩個部分暴露，這兩個暴露部分之間的掩膜層未被除去。圖6示出了制造晶體管200b時與圖4b相對應(yīng)的方法步驟的示意圖?；谝陨系拿枋?，本領(lǐng)域技術(shù)人員可以理解，通過圖形化掩膜層114使得源區(qū)108和漏區(qū)110有更多部分暴露(相鄰的暴露部分之間的掩膜層114未被除去)，可以在源區(qū)和漏區(qū)中形成更多的位錯。
[0050]盡管如上所述在源區(qū)108和漏區(qū)110中對稱地形成位錯，但是本實用新型不限于此。在一種變型中，可以在源區(qū)108和漏區(qū)109中不對稱地形成位錯，這可以通過采用不同的光刻圖案對源區(qū)108和漏區(qū)109上方的掩膜層114進行圖形化來實現(xiàn)。此外，優(yōu)選地，可以僅使得源區(qū)108的至少一部分暴露而保持漏區(qū)109被掩膜層114覆蓋，從而僅在源區(qū)108中形成位錯，這樣做可以避免結(jié)漏電流增加。
[0051]除了與上述第一實施方式相同的優(yōu)點外，本實施方式的優(yōu)點還在于平行于襯底表面形成了更多的位錯，使得作用于溝道區(qū)的拉應(yīng)力增強，從而載流子遷移率的進一步增加稱為可能。
[0052]<第三實施方式>
[0053]圖7示出了根據(jù)本實用新型的第三實施方式的晶體管的示意圖。圖7所示晶體管300與圖1所示晶體管100的區(qū)別在于，所述源區(qū)108和漏區(qū)110包括毗鄰溝道區(qū)112、在垂直于半導(dǎo)體襯底102的表面的方向上排列的一組兩個位錯。
[0054]相應(yīng)地，與第一實施方式中制造晶體管100的方法相比較，本實施方式中制造晶體管300的方法還包括，在進行根據(jù)第一實施方式的方法的退火步驟之后，對所述源區(qū)108和漏區(qū)109執(zhí)行第二離子注入步驟，以形成非晶區(qū)，該第二離子注入的深度d2小于上述第一深度dl，如圖8a所示。在該第二離子注入步驟之后再次進行退火，從而在源區(qū)108和漏區(qū)110中形成另一位錯103，如圖Sb所示。可以通過調(diào)節(jié)離子注入能量和劑量來控制離子注入深度。之后，可以在所述柵極電介質(zhì)104和柵極106的側(cè)壁上形成側(cè)墻116。在形成側(cè)墻116之后，執(zhí)行與上述圖2a和2b所示的相同的步驟，從而在所述源區(qū)108和漏區(qū)110上形成半導(dǎo)體層118以及金屬硅化物層122。由此得到圖7所示的晶體管300。
[0055]雖然圖7示出了源區(qū)108和漏區(qū)110分別包含一組兩個位錯。但是本實用新型不限于此，源區(qū)108和漏區(qū)110可以包括毗鄰溝道區(qū)112、在垂直于半導(dǎo)體襯底102的表面的方向上排列的一組不止兩個位錯。相應(yīng)地，通過執(zhí)行更多個注入深度不同的離子注入步驟來形成所述更多的位錯，其中在后離子注入步驟的注入深度小于先前離子注入步驟的注入深度。
[0056]除了與第一實施方式相同的優(yōu)點外，本實施方式的優(yōu)點還在于可以在源區(qū)108和漏區(qū)110中根據(jù)需要毗鄰溝道區(qū)形成更多數(shù)目的位錯，更進一步增強了作用于溝道區(qū)的拉應(yīng)力，相應(yīng)地，溝道區(qū)的電子遷移率進一步增加也成為可能。
[0057]〈第四實施方式〉
[0058]第四實施方式是第二實施方式和第三實施方式的組合。本實施方式中的晶體管制造方法可以選擇在所述離子注入步驟中的一個或多個之前，在至少所述源區(qū)108和漏區(qū)110之一上選擇性地形成掩膜層114以使其一部分或至少兩個部分暴露，在后一種情況下，相鄰的暴露部分之間的源區(qū)108和/或漏區(qū)110的部分被掩膜層114覆蓋。在一個優(yōu)選實施例中至少使得源區(qū)108和/或漏區(qū)110毗鄰所述柵極106的部分暴露。選擇性地形成掩膜層例如可以通過本領(lǐng)域熟知的光刻工藝實現(xiàn)。
[0059]在所述離子注入步驟中的多個之前選擇性地形成掩膜層的情況下，每一次所形成的掩膜層的圖案可以相同或不同，或者源區(qū)和漏區(qū)上所形成的掩膜層的圖案也可以是不同的。在一個優(yōu)選方案中，所述掩膜層由諸如氧化硅和/或氮化硅的電介質(zhì)材料形成，這樣在退火過程中無需除去掩膜層，從而僅需執(zhí)行一次選擇性地形成掩膜層的步驟，就可以在平行于襯底表面的方向上形成多個位錯的同時，通過多次注入-退火步驟在垂直于襯底表面的方向上形成多個位錯。
[0060]作為一個非限制性的例子，在第二實施方式中形成了圖4d所示的器件結(jié)構(gòu)之后進行第二離子注入步驟，得到如圖9a所示的結(jié)構(gòu)，該第二離子注入步驟的注入深度d2’小于第一注入深度dl。在該第二離子注入步驟之后除去掩膜層114并且進行退火以形成位錯。然后，在所述柵極電介質(zhì)104和柵極106的側(cè)壁上形成側(cè)墻116，在形成側(cè)墻116之后。執(zhí)行與上述圖2a和2b所示的相同的步驟，從而在所述源區(qū)108和漏區(qū)110上形成半導(dǎo)體層118以及金屬硅化物層122，得到了圖9b所示的晶體管400a。優(yōu)選在該例子中使用硬掩膜層作為掩膜層114，使得在為形成圖4d所示的器件結(jié)構(gòu)執(zhí)行的退火步驟中無需除去掩膜層114，從而在進行第二離子注入步驟時仍保留所述掩膜層114。
[0061]作為另一個非限制性的例子，除了執(zhí)行第三實施方式中的方法步驟之外，還在執(zhí)行第二離子注入步驟之前，選擇性地形成掩膜層114，使得源區(qū)108的兩個部分暴露，相鄰的暴露部分之間的源區(qū)108的部分被掩膜層114所覆蓋；而漏區(qū)110有一個部分暴露。圖1Oa示出了在形成該掩膜層114后進行第二離子注入步驟后所得到的結(jié)構(gòu)。然后除去掩膜層114并且對所得到的結(jié)構(gòu)進行退火，掩膜層114可以根據(jù)需要在退火之前或之后除去。再接下來，在柵極電介質(zhì)104和柵極106的側(cè)壁上形成側(cè)墻116。之后執(zhí)行與上述圖2a和2b所示的相同的步驟，從而在所述源區(qū)108和漏區(qū)110上形成半導(dǎo)體層118以及金屬硅化物層122。由此,得到圖1Ob所示的晶體管400b。
[0062]由此，本實施方式中的晶體管在源區(qū)和/或漏區(qū)具有至少另一個位錯，該至少另一個位錯相比于第三實施方式中形成的位錯更遠離所述溝道區(qū)。
[0063]將平行于襯底表面的方向規(guī)定為晶體管的橫向，將垂直于襯底表面的方向規(guī)定為晶體管的縱向。相比于第一、第二、第三實施方式，該第四實施方式可以在晶體管的縱向上以及橫向上都得到更多的位錯。因此，除了具有與第一實施方式相同的優(yōu)點之外，在本實施方式中作用于溝道區(qū)的拉應(yīng)力(并且因此溝道區(qū)的電子遷移率)更進一步增加成為可能。
[0064]此外，優(yōu)選在該實施方式中，在每一次離子注入步驟之前都使得掩膜層114完全覆蓋漏區(qū)110，從而在漏區(qū)110中不產(chǎn)生位錯，以避免結(jié)漏電流增加。
[0065]上述第一至四實施方式中的晶體管可以是NMOS晶體管。
[0066]上述第一至四實施方式所述的晶體管制造方法中，所述半導(dǎo)體襯底可以包括NMOS器件區(qū)和PMOS器件區(qū)，其中僅在NMOS器件區(qū)執(zhí)行根據(jù)本實用新型的晶體管制造方法。
[0067]上述第一至四實施方式中:晶體管還可以包括位于所述源區(qū)108上方的半導(dǎo)體層(未示出)，該半導(dǎo)體層例如是S1、碳化硅、硅鍺或者鍺層，該半導(dǎo)體層使得所述位錯不暴露于自由表面。以防止由于錯位暴露于自由表面而可能導(dǎo)致的拉應(yīng)力減小。
[0068]在上述第一至四實施方式中，離子注入步驟中注入的離子例如可以是硅、鍺、磷、硼或砷中的一種或其組合。
[0069]在上述第一至四實施方式中，退火溫度可以大于400°C，優(yōu)選為500-900°C，退火時間可以為數(shù)秒至數(shù)分鐘。
[0070]在上述第一至四實施方式所描述的方法步驟之后，可以執(zhí)行本領(lǐng)域熟知的側(cè)墻形成以及源極/漏極接觸的形成等步驟，以形成完整的器件。[0071]盡管在上面的描述中，在形成位錯之后再進行形成源和漏的摻雜工藝，然而，本實用新型不限于此，可以在任何適當(dāng)?shù)碾A段形成所述位錯，例如，可以在進行形成源和漏的摻雜之后形成所述位錯。
[0072]此外，上文所描述的半導(dǎo)體襯底可以是Si襯底、SiGe襯底、SiC襯底、或II1-V半導(dǎo)體襯底(例如，GaAs、GaN等等)。柵極電介質(zhì)可以使用Si02、Hf02、HfSiO、HfSiON、HfTaO、HfTi0、HfZr0、Al203、La203、Zr02、LaAlO中的一種或其組合，柵極的材料可以選自Poly-S1、T1、Co、N1、Al、W，上述金屬的合金或者金屬硅化物。
[0073]以上通過示例性實施例描述了本實用新型的晶體管及制造晶體管的方法，然而，這并不意圖限制本實用新型的保護范圍。本領(lǐng)域技術(shù)人員可以想到的上述實施例的任何修改或變型都落入由所附權(quán)利要求限定的本實用新型的范圍內(nèi)。
【權(quán)利要求】
1.一種晶體管，包括: 半導(dǎo)體襯底； 形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)； 形成在所述柵極電介質(zhì)上的柵極； 位于所述半導(dǎo)體襯底中、且分別在所述柵極兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含在平行于襯底表面的方向上排列的多個位錯； 位于所述源區(qū)和漏區(qū)上方的含硅外延半導(dǎo)體層；以及 位于所述外延半導(dǎo)體層上方的金屬硅化物層。
2.根據(jù)權(quán)利要求1所述的晶體管，至少所述源區(qū)和漏區(qū)之一包括毗鄰溝道區(qū)、在垂直于所述半導(dǎo)體襯底的表面的方向上排列的第一組位錯，該第一組位錯包含至少兩個位錯。
3.根據(jù)權(quán)利要求2所述的晶體管，其中至少所述源區(qū)和漏區(qū)之一還含有至少另一個位錯，該至少另一個位錯相比于所述第一組位錯更遠離所述溝道區(qū)。
4.根據(jù)權(quán)利要求2所述的晶體管，其中至少所述源區(qū)和漏區(qū)之一還含有在垂直于所述半導(dǎo)體襯底的表面的方向上排列的至少另一組位錯，該至少另一組位錯包含至少兩個位錯，且相比于所述第一組位錯更遠離所述溝道區(qū)。
5.根據(jù)權(quán)利要求1至4中任一項所述的晶體管，其中所述位錯對位于源區(qū)和漏區(qū)之間的溝道區(qū)施加拉應(yīng)力，使得所述溝道區(qū)的電子遷移率增加。
6.根據(jù)權(quán)利要求1至4中任一項所述的晶體管，其中所述晶體管為NMOS晶體管。
7.根據(jù)權(quán)利要求1至4中任一項所述的晶體管，其中所述漏區(qū)中不含有位錯。
【文檔編號】H01L29/78GK203573956SQ201190000074
【公開日】2014年4月30日 申請日期:2011年2月21日 優(yōu)先權(quán)日:2010年10月29日
【發(fā)明者】尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所