專利名稱：一種用于制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本說明書涉及用于制造半導(dǎo)體器件、尤其是具有減小的米勒電容的溝槽柵極場效應(yīng)半導(dǎo)體器件的方法的實施例。
背景技術(shù)：
諸如計算機技術(shù)、移動通信技木、轉(zhuǎn)換電學(xué)能量和驅(qū)動電馬達(dá)或電機器之類的汽車、消費和エ業(yè)應(yīng)用中的現(xiàn)代器件的很多功能依賴于場效應(yīng)半導(dǎo)體晶體管。為了改善晶體管開關(guān)速度和/或減少損耗，除了縮小晶體管尺寸的進ー步進展之夕卜，正在進行的發(fā)展是減小寄生器件電容，諸如與場效應(yīng)晶體管的柵電極和漏極區(qū)域之間柵極ー漏極電荷Qgd相關(guān)的米勒電容。柵極-漏極電荷Qgd與交疊面積成比例且反比于沿著柵電極的柵極電介質(zhì)的厚度。已經(jīng)提出尤其針對具有布置在溝槽中的絕緣柵電極的溝槽柵極場效應(yīng)晶體管減小Qgd的若干方法。這些方法包括減小溝槽寬度、沿著溝槽底部使用較厚電介質(zhì)、沿著溝槽平坦底部部分消除部分柵極、使得n溝道場效應(yīng)晶體管的p型阱區(qū)域延伸得比柵極溝槽稍深以及直接在n溝道場效應(yīng)晶體管的柵極溝槽下面布置附加p型區(qū)域。這些技術(shù)中的每ー個具有其自己的優(yōu)點和缺點。ー些需要較復(fù)雜的エ藝技術(shù)，而另一些在不對其他器件特性造成不利影響的條件下在減小Qgd方面并不如此有效。再者，經(jīng)常需要最小化與變化的エ序條件相關(guān)的Qgd變化，例如用于改善可靠性和/或最小化功率半導(dǎo)體器件的不同柵電極的米勒電容變化。

發(fā)明內(nèi)容
根據(jù)ー個實施例，提供一種用于形成半導(dǎo)體器件的方法。該方法包括提供具有水平表面的半導(dǎo)體本體。在水平表面上形成外延硬掩膜。通過相對于外延硬掩膜在水平表面上選擇性外延形成外延區(qū)域，使得外延區(qū)域適應(yīng)于外延硬掩膜。在半導(dǎo)體本體中形成垂直溝槽。在垂直溝槽的下部形成絕緣場板且在絕緣場板上方形成絕緣柵電極。形成絕緣場板包括形成場氧化物。場氧化物在垂直方向向上延伸到外延區(qū)域。根據(jù)ー個實施例，提供一種用于形成半導(dǎo)體器件的方法。該方法包括提供具有水平表面的半導(dǎo)體本體。在水平表面上形成外延硬掩膜。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域。典型地，在選擇性外延之后，半導(dǎo)體材料被向回拋光到外延硬掩膜。相對于半導(dǎo)體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出。形成溝槽硬掩膜。在垂直剖面中，溝槽硬掩膜包括外延區(qū)域的每ー個側(cè)壁上的電介質(zhì)層，例如氮化物層。使用溝槽硬掩膜作為蝕刻掩膜，垂直溝槽被蝕刻到半導(dǎo)體本體中。形成在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間的絕緣柵電扱。根據(jù)ー個實施例，提供一種用于形成半導(dǎo)體器件的方法。該方法包括提供具有水平表面的半導(dǎo)體本體。通過熱氧化和光刻，在水平表面上形成外延硬掩膜。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域。典型地，在選擇性外延之后，半導(dǎo)體材料被向回拋光到外延硬掩膜。相對于半導(dǎo)體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出。形成溝槽硬掩膜。在垂直剖面中，溝槽硬掩膜包括外延區(qū)域的每ー個側(cè)壁上的電介質(zhì)層，例如氮化物層。使用溝槽硬掩膜作為蝕刻掩膜，垂直溝槽被蝕刻到半導(dǎo)體本體中。在垂直溝槽的下部形成場板。形成在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間的絕緣柵電扱。根據(jù)ー個實施例，提供一種用于形成半導(dǎo)體器件的方法。該方法包括提供具有水平表面的半導(dǎo)體本體。在水平表面上形成溝槽硬掩膜且在半導(dǎo)體本體中形成自對準(zhǔn)于溝槽硬掩膜的垂直溝槽。在垂直溝槽的下部形成絕緣場板。形成自對準(zhǔn)于溝槽硬掩膜的外延硬掩膜。相對于外延硬掩膜選擇性地去除溝槽硬掩膜以部分地露出半導(dǎo)體本體。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域。典型地，在選擇性外延之后，半導(dǎo)體材料被向回拋光到外延硬掩膜。外延硬掩膜被去除，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出。形成在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間的絕緣柵電極。根據(jù)ー個實施例，提供一種用于形成半導(dǎo)體器件的方法。該方法包括提供具有水平表面和布置在水平表面上的硬掩膜層的半導(dǎo)體本體。在硬掩膜層和半導(dǎo)體本體中形成垂直溝槽。在垂直溝槽的側(cè)壁和底壁上形成場氧化物。在垂直溝槽的下部形成場板。在場板上形成絕緣區(qū)域。形成至少覆蓋溝槽硬掩膜和場氧化物的上部的襯墊層。在垂直溝槽的上部形成電介質(zhì)插塞，使得電介質(zhì)插塞延伸超出水平表面。溝槽硬掩膜被去除以部分地露出半導(dǎo)體本體。在垂直剖面中，通過選擇性外延在露出的半導(dǎo)體本體上形成至少兩個空間隔開的外延區(qū)域。典型地，在選擇外延之后，在垂直剖面中，該至少兩個空間隔開的外延區(qū)域被向回拋光到電介質(zhì)插塞。在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出。露出至少兩個空間隔開的外延區(qū)域的側(cè)壁包括去除至少位于該至少兩個空間隔開的外延區(qū)域之間的電介質(zhì)插塞。當(dāng)閱讀下面的詳細(xì)描述且當(dāng)查看附圖時，本領(lǐng)域技術(shù)人員將意識到附加特征和優(yōu)點。


附圖中的組件沒有必要按比例繪制，而是將重點放在說明本發(fā)明的原理上。此外，在附圖中,相似的參考標(biāo)號指相應(yīng)的部件。在附圖中:
圖1至9以垂直剖面示意性說明根據(jù)ー個或更多實施例的制造エ藝；
圖10至23以垂直剖面示意性說明根據(jù)ー個或更多實施例的制造エ藝；
圖24至34以垂直剖面示意性說明根據(jù)ー個或更多實施例的制造エ藝；
圖35至40以垂直剖面示意性說明根據(jù)ー個或更多實施例的制造エ藝。
具體實施例方式在下面的詳細(xì)描述中，對附圖做出參考，附圖形成本說明書的一部分且通過其中可以實踐本發(fā)明的說明性特定實施例示出。就這方面而言，參考描述的(多個)附圖的取向使用諸如“頂”、“底”、“前”、“后”、“前列”、“拖尾”等方向術(shù)語。因為實施例的組件可以以很多不同取向布置，方向術(shù)語用于說明性目的而絕非限制。應(yīng)當(dāng)理解，可以使用其他實施例，且可以在不偏離本發(fā)明的范圍的條件下做出結(jié)構(gòu)或邏輯變化。因此下面的詳細(xì)描述并不具有限制意義，且本發(fā)明的范圍由所附權(quán)利要求限定?，F(xiàn)在將對本公開的實施方式做參考，一個或多個其示例在附圖中說明。每個示例以解釋的方式提供且并不意味著本發(fā)明的限制。例如，作為ー個實施例的一部分說明或描述的特征可以用在其他實施例上或與其他實施例的特征結(jié)合使用以得出另ー實施例。旨在表明，本發(fā)明包括這種修改和變化。使用特定語言描述實施例，其不應(yīng)被解讀為限制了所附權(quán)利要求的范圍。附圖沒有按比例繪制且僅用于說明性目的。為清楚起見，如果沒有聲明，在不同附圖中，相同的元件或制造步驟由相同的參考符號表示。當(dāng)在本說明書中使用吋，術(shù)語“水平”旨在描述基本平行于半導(dǎo)體基底或本體的第一或主水平表面的取向。這例如能夠是晶片或管芯的表面。當(dāng)在本說明書中使用吋，術(shù)語“垂直” g在描述基本垂直于第一表面、即平行于半導(dǎo)體基底或本體的第一表面的法向的取向。在本說明書中，n摻雜被稱為第一導(dǎo)電類型而p摻雜被稱為第二導(dǎo)電類型。備選地，半導(dǎo)體器件可以使用相反摻雜關(guān)系形成，使得第一導(dǎo)電類型能夠是P摻雜且第二導(dǎo)電類型能夠是n摻雜。再者，一些圖通過在摻雜類型附近指示“-”或“ + ”說明相對摻雜濃度。例如，“ n_”表示比“n”摻雜區(qū)域的摻雜濃度小的摻雜濃度，而“n+”摻雜區(qū)域具有比“n”摻雜區(qū)域大的更大摻雜濃度。然而，除非明確聲明，指示相對摻雜濃度并不意味著相同的相對摻雜濃度的摻雜區(qū)域必須具有相同的絕對摻雜濃度。例如，兩個不同n+摻雜區(qū)域可以具有不同的絕對摻雜濃度。例如，對于n+摻雜和P+摻雜區(qū)域同樣如此。本說明書中描述的特定實施例屬于但不限于用于形成半導(dǎo)體器件的方法，尤其是用于形成單極或雙極場效應(yīng)半導(dǎo)體器件的方法。形成的半導(dǎo)體器件典型地是諸如垂直IGBT、垂直MOSFET或垂直JFET(結(jié)FET)之類的具有布置在垂直溝槽中的絕緣柵電極的垂直半導(dǎo)體器件。典型地，形成的半導(dǎo)體器件是功率半導(dǎo)體器件，該功率半導(dǎo)體器件具有有源區(qū)域和外圍區(qū)域，該有源區(qū)域用于運送和/或控制負(fù)載電流，該外圍區(qū)域具有邊緣終止結(jié)構(gòu)以分別重新分布電場和電勢，使得與沒有邊緣終止結(jié)構(gòu)的半導(dǎo)體器件相比，阻斷電壓增加。當(dāng)在本說明書中使用吋，術(shù)語“功率半導(dǎo)體器件” g在描述具有高電壓和/或高電流切換能力的單個芯片上的半導(dǎo)體器件。換句話說，功率半導(dǎo)體器件_在用于典型地安培范圍中的高電流。在本說明書的上下文中，術(shù)語“歐姆接觸” g在描述通過半導(dǎo)體器件在半導(dǎo)體器件的兩個區(qū)域、部分或部件之間或在一個或更多器件的不同端子之間或在端子或金屬化和半導(dǎo)體器件的一部分或部件之間的歐姆電連接或歐姆電流路徑。圖1至9以垂直剖面說明根據(jù)若干實施例用于形成半導(dǎo)體器件100的方法。在第ーエ藝中，提供具有水平表面15和第一導(dǎo)電類型(n型)的第一半導(dǎo)體層I的晶片或基底40。半導(dǎo)體層I延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。半導(dǎo)體本體40能夠是單體單晶材料。半導(dǎo)體本體40還可以包括體單晶材料20和其上形成的至少ー個外延層30。使用(多個)外延層30在調(diào)整材料的背景摻雜方面提供更多的自由度，因為摻雜濃度能夠在外延層或多個外延層的沉積期間調(diào)節(jié)。在下文中，主要參考硅(Si )半導(dǎo)體器件解釋屬于用于形成半導(dǎo)體器件的制造方法的實施例。相應(yīng)地，單晶半導(dǎo)體區(qū)域或?qū)拥湫偷厥菃尉i區(qū)域或Si層。然而，應(yīng)當(dāng)理解，半導(dǎo)體本體40能夠由適合于制造半導(dǎo)體器件的任意半導(dǎo)體材料制成。這種材料的示例包括但不限于:諸如娃(Si)或鍺(Ge)的元素半導(dǎo)體材料；諸如碳化娃(SiC)或娃鍺(SiGe)的IV族化合物半導(dǎo)體材料；諸如氮化鎵(GaN)、神化鎵(GaAs )、磷化鎵(GaP )、磷化銦(InP )、磷化鎵銦(11^& &)、氮化鋁鎵(416&め、氮化鋁銦(ム111^)、氮化銦鎵(11^&め、氮化鋁鎵銦(AlGaInN)或磷砷化鎵銦(InGaAsP)的ニ元、三元或四元II1-V族化合物半導(dǎo)體材料以及諸如碲化鎘(CdTe)和碲鎘汞(HgCdTe)的ニ元或三元I1-VI族半導(dǎo)體材料等。上述半導(dǎo)體材料也被稱為同質(zhì)結(jié)半導(dǎo)體材料。當(dāng)組合兩種不同的半導(dǎo)體材料時，形成異質(zhì)結(jié)半導(dǎo)體材料。異質(zhì)結(jié)半導(dǎo)體材料的示例包括但不限于，氮化鋁鎵(AlGaN)-氮化鋁鎵銦(AlGalnN)、氮化銦鎵(InGaN)-氮化鋁鎵銦(AlGalnN)、氮化銦鎵(InGaN)-氮化鎵(GaN)、氮化鋁鎵(AlGaN)-氮化鎵(GaN)、氮化銦鎵(InGaN)-氮化鋁鎵(AlGaN)、硅-碳化硅(SixC1J和硅-SiGe異質(zhì)結(jié)半導(dǎo)體材料。對于功率半導(dǎo)體應(yīng)用，當(dāng)前主要使用S1、SiC、GaAs和GaN材料。如果半導(dǎo)體本體包含諸如SiC或GaN之類的分別具有高擊穿電壓和高臨界雪崩場強度的高帶隙材料，則相應(yīng)半導(dǎo)體區(qū)域的摻雜能夠選擇為較高，這減小導(dǎo)通電阻Rm。在圖1中說明的示例性實施例中，半導(dǎo)體本體40還包括鄰接第一半導(dǎo)體層I且延伸到與水平表面15相對布置的背表面16的第一導(dǎo)電性的第二半導(dǎo)體層2。第二半導(dǎo)體層2的最大摻雜濃度典型地高于第一半導(dǎo)體層I的最大摻雜濃度。在其他實施例中，第二半導(dǎo)體層2屬于第二導(dǎo)電類型(p型)。根據(jù)ー個實施例，例如通過LPCVD (低壓化學(xué)汽相沉積)エ藝在水平表面15上形成氮化硅層7。氮化硅層7可以如圖1所示在半導(dǎo)體本體40上直接形成或者在半導(dǎo)體本體40上形成的薄氧化硅緩沖層上形成。此后，在氮化硅層7上 形成光刻結(jié)構(gòu)化掩膜。光刻結(jié)構(gòu)化掩膜用作蝕刻掩膜以形成半導(dǎo)體本體40中的垂直溝槽18、19和溝槽硬掩膜7。此后，去除光刻結(jié)構(gòu)化掩膜。這樣做，垂直溝槽18、19和溝槽硬掩膜7是自對準(zhǔn)的，因為垂直溝槽18、19通過溝槽硬掩膜7蝕亥IJ。圖2中說明所得的半導(dǎo)體結(jié)構(gòu)100。形成溝槽硬掩膜7和垂直溝槽18、19還可以通過兩個エ藝完成，其中在第一エ藝中形成硬溝槽掩膜7之后已經(jīng)去除了光刻結(jié)構(gòu)化掩膜。在該實施例中，僅使用溝槽硬掩膜7作為蝕刻掩膜蝕刻垂直溝槽18、19。因此，垂直溝槽18、19和溝槽硬掩膜7是自對準(zhǔn)的，因為垂直溝槽18、19通過溝槽硬掩膜7蝕刻。當(dāng)在本說明書中使用時，術(shù)語“硬掩膜”旨在描述可以用作半導(dǎo)體材料的CMP(“化學(xué)機械拋光”)エ藝的停止、尤其是用作硅CMPエ藝的停止的結(jié)構(gòu)化掩膜。因此，在用于拋光半導(dǎo)體材料的CMPエ藝期間，半導(dǎo)體材料的磨耗速度超過硬掩膜的磨耗速度，至少在靠近CMPエ藝將要停止的硬掩膜的表面，前者典型地為后者的至少5倍、更典型地至少10倍。用于硬掩膜的典型材料包括ニ氧化硅(Si02)、氮化硅(SiN)和氮氧化硅(SiOxNy)。硬掩膜例如可以形成為熱氧化硅層、TEOS層(四こ基正硅酸鹽層)、USG層(非摻雜硅玻璃層)、HDP氧化物層(高密度等離子體氧化物層)或摻雜的氧化物層，例如PSG層(磷硅酸鹽玻璃)、BPSG層(硼磷硅酸鹽玻璃)或BSG層(硼硅酸鹽玻璃)。TEOS層可以形成為熱TEOS或等離子體增強TEOS (PETE0S)。
導(dǎo)致圖2中說明的半導(dǎo)體結(jié)構(gòu)100的エ藝也可以描述為兩個エ藝。在第一エ藝中，提供具有水平表面15和布置在水平表面15上的硬掩膜層7的半導(dǎo)體本體40。在另ーエ藝中，在硬掩膜層7和半導(dǎo)體本體40中形成至少ー個垂直溝槽18、19。此后，在垂直溝槽18、19的側(cè)壁和底壁上形成場氧化物9。當(dāng)在本說明書中使用時，術(shù)語“場氧化物” g在描述覆蓋延伸到半導(dǎo)體本體中的垂直溝槽的側(cè)壁和底壁的電介質(zhì)區(qū)域或電介質(zhì)層以將半導(dǎo)體本體與布置在垂直溝槽中的場板絕緣，其中在半導(dǎo)體本體和場氧化物之間形成的界面的法向，電介質(zhì)層或電介質(zhì)區(qū)域的厚度大于約IOOnm或甚至大于約200nm。場氧化物典型地通過熱氧化形成，但是也可以例如在CVDエ藝中沉積。術(shù)語“場氧化物” g在描述用于絕緣場板的“場電介質(zhì)”。典型地，場氧化物形成為諸如氧化硅的氧化物，但是也包含諸如氮化物的其他電介質(zhì)材料。在本說明書的上下文中，術(shù)語“場板”旨在描述靠近半導(dǎo)體區(qū)域(典型地漂移區(qū)域)并與半導(dǎo)體區(qū)域絕緣布置且配置成通過施加適當(dāng)?shù)碾妷?典型地對n型漂移區(qū)域為正電壓)擴展半導(dǎo)體區(qū)域中的耗盡部分的電極。術(shù)語“耗盡”和“完全耗盡” g在描述基本不包含自由電荷載流子的半導(dǎo)體區(qū)域。典型地，絕緣場板靠近例如漂移區(qū)域和本體區(qū)域之間形成的pn結(jié)布置。因此，可以分別増加pn結(jié)和半導(dǎo)體器件的阻斷電壓。此后，在每個垂直溝槽18、19的下部中形成場板12。這可以通過沉積導(dǎo)電層(例如高摻雜多晶硅層)且然后相對于溝槽硬掩膜7和場氧化物9選擇性地回蝕導(dǎo)電層完成。此后，例如通過回蝕的多晶硅層的上部的熱氧化在每個場板12上形成絕緣區(qū)域12a。這樣做，在每個垂直溝槽18、19中形成絕緣場板。此后，沉積作為至少覆蓋溝槽硬掩膜7和場氧化物9的上部的共形層的襯墊層7a。圖3中說明所得的半導(dǎo)體結(jié)構(gòu)100。典型地,襯墊層7a具有約20nm至約40nm、例如30nm的厚度。在圖3中說明的示例性實施例中，襯墊層7a形成為氮化硅層或氮氧化硅層。此后，在每個垂直溝槽18、19的上部形成電介質(zhì)插塞14a，使得電介質(zhì)插塞14a延伸超出半導(dǎo)體本體40的水平表面15。圖4中說明所得的半導(dǎo)體結(jié)構(gòu)100。形成電介質(zhì)插塞14a典型地包括沉積電介質(zhì)材料(例如TE0S)以及位于或靠近襯墊層7a的CMPエ藝停止。這樣做，電介質(zhì)插塞14a垂直向上延伸到另一水平表面15a。半導(dǎo)體本體40的水平表面15和另一水平表面15a之間的距離基本由硬掩膜層7和襯墊層7a的厚度限定。此后，去除硬掩膜7和襯墊層7a的上部。例如，熱磷酸可以用于相對于電介質(zhì)插塞14a的材料(TE0S或氧化硅)選擇性地去除襯墊層7a的上部和硬掩膜7的氮化硅。圖5中說明所得的半導(dǎo)體結(jié)構(gòu)100。因此，在將用作后續(xù)エ藝中的外延硬掩膜14a的電介質(zhì)插塞14a的相鄰插塞之間，半導(dǎo)體本體40部分地露出。典型地，外延硬掩膜14a包含從水平表面15測量約300nm至約500nm的垂直延伸。此后，通過相對于電介質(zhì)插塞14a形成的外延硬掩膜具有選擇性的外延沉積，在半導(dǎo)體本體40的露出的部分上沉積硅。這通過導(dǎo)致如圖6所示的半導(dǎo)體器件100的選擇性外延和附加的硅CMPエ藝完成。因此，半導(dǎo)體材料被向回拋光到外延硬掩膜14a，使得，在說明的垂直剖面中，形成在垂直方向基本向上延伸到另一水平表面15a的至少兩個空間隔開的外延區(qū)域2a、3。當(dāng)在本說明書中使用時，術(shù)語“選擇性外延” g在描述例如基于CVD(化學(xué)汽相沉積)、MBE (分子束外延)或SPE (固相外延)的外延エ藝，其中半導(dǎo)體本體是單晶且在表面上被非晶外延掩膜(例如氧化硅掩膜)部分地覆蓋。在生長期間，結(jié)晶僅出現(xiàn)在單晶半導(dǎo)體本體的露出的表面上。這樣做，單個半導(dǎo)體晶體區(qū)域生長在半導(dǎo)體本體的露出表面上，即，由非晶外延掩膜限定的半導(dǎo)體本體的選擇位置。典型地，半導(dǎo)體本體40在上部，如半導(dǎo)體區(qū)域I所示，延伸到第一導(dǎo)電類型(n型)的水平表面15。形成外延區(qū)域2a、3典型地包括在半導(dǎo)體本體40上形成第一導(dǎo)電類型的外延區(qū)域2a以及在第一導(dǎo)電類型的外延區(qū)域2a上形成第二導(dǎo)電類型(p型)的外延區(qū)域3。這樣做,在每個外延區(qū)域2a、3中形成水平延伸的pn結(jié)。此后，相對于外延區(qū)域2、3a選擇性地去除由電介質(zhì)插塞14a形成的外延硬掩膜以露出外延區(qū)域2 a、3的側(cè)壁的上部。圖7中說明所得的半導(dǎo)體結(jié)構(gòu)100。此后，在每個垂直溝槽18、19中的絕緣場板12上方形成絕緣柵電極11。形成絕緣柵電極11典型地包括例如通過熱氧化在外延區(qū)域2a、3的露出的側(cè)壁處形成薄柵極電介質(zhì)區(qū)域8。這典型地跟隨著沉積和部分地回蝕諸如高摻雜多晶硅的導(dǎo)電材料以形成柵電極
11。圖8中說明所得的半導(dǎo)體結(jié)構(gòu)100。此后，例如通過熱氧化在每個柵電極11上形成絕緣插塞6。典型地，第一半導(dǎo)體區(qū)域I和外延區(qū)域2a形成漂移區(qū)且外延區(qū)域3形成半導(dǎo)體器件100的本體區(qū)域。例如通過注入在本體區(qū)域3中形成第二導(dǎo)電類型的高摻雜體接觸區(qū)域4和第一導(dǎo)電類型的高摻雜的源極區(qū)域5。在本體區(qū)域3上形成與體接觸區(qū)域4和源極區(qū)域5歐姆接觸的第一電極10。在背表面16上形成與第二半導(dǎo)體區(qū)域2歐姆接觸的第二電極13。圖9中說明所得的半導(dǎo)體結(jié)構(gòu)100。取決于第二半導(dǎo)體區(qū)域2的摻雜類型，對于n型第二半導(dǎo)體區(qū)域2，半導(dǎo)體器件100可以形成M0SFET，且對于p型第二半導(dǎo)體區(qū)域2，半導(dǎo)體器件100可以形成IGBT。在圖9中說明的示例性實施例中，第一電極10形成與體接觸區(qū)域4和源極區(qū)域5的表面接觸。然而，這些接觸也可以形成為淺溝槽接觸。由于如上所述通過使用溝槽硬掩膜和外延硬掩膜形成彼此自對準(zhǔn)的外延區(qū)域2a、3a以及用于場板12的垂直溝槽18、19，本體區(qū)域3的幾何結(jié)構(gòu)和場氧化物9相對于本體區(qū)域3的布置可以高精確度地調(diào)節(jié)。外延區(qū)域2a、3從水平表面15生長，且垂直溝槽18、19從水平表面15形成到半導(dǎo)體本體40中。這樣做，水平表面15以低于幾納米的精度確定場板過渡點，即場氧化物9延伸的垂直高度。再者，外延區(qū)域2a和3的垂直延伸可以以5nm或甚至更小的精度調(diào)節(jié)。柵電極11和漂移區(qū)域2a、l之間的米勒電容的變化因而可以保持很小。這允許優(yōu)化半導(dǎo)體器件100的設(shè)計，使得在沒有對不同柵電極11的不利變化的條件下，米勒電容減小。因此，半導(dǎo)體器件100的開關(guān)損耗可以減小。再者，本體區(qū)域3的垂直延伸可以選擇為相對小，例如介于約150nm至250nm之間。這是因為使用外延硬掩膜作為CMP停止導(dǎo)致的本體區(qū)域3的低高度變化。因此，在器件操作期間在每個本體區(qū)域3中的源極區(qū)域5和漂移區(qū)域2a之間沿著相應(yīng)柵極電介質(zhì)區(qū)域8形成的溝道區(qū)域的長度可以選擇為相對小且僅具有幾納米的變化。因此，半導(dǎo)體器件100的導(dǎo)通狀態(tài)損耗可以顯著減小。圖10至23以垂直剖面說明根據(jù)若干實施例用于形成半導(dǎo)體器件200的方法。在第一エ藝中，提供具有水平表面15和第一導(dǎo)電類型(n型)的第一半導(dǎo)體層I的晶片或基底40。半導(dǎo)體層I延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。溝槽硬掩膜層80、7、14布置在水平表面上。圖10中說明所得的半導(dǎo)體器件200。
溝槽硬掩膜層80、7、14典型地包括電介質(zhì)層的疊層。薄氧化物層80、例如IOnm的熱氧化物層布置在水平表面15上。典型地約IOnm厚的氮化物層7布置在薄氧化物層7上。其上形成TEOS層14或USG層14。TEOS層14或USG層14的垂直厚度典型地約為400nm，但是也可以選擇在約300nm至約600nm的范圍內(nèi)。此后，在溝槽硬掩膜層80、7、14上形成光刻結(jié)構(gòu)化掩膜70。使用光刻結(jié)構(gòu)化掩膜70作為蝕刻掩膜，在溝槽硬掩膜層80、7、14和半導(dǎo)體本體40中形成垂直溝槽18、19。圖11中說明所得的半導(dǎo)體器件200。此后，在垂直溝槽18、19的側(cè)壁和底壁上形成場氧化物9。場氧化物9典型地通過熱氧化形成。圖12中說明所得的半導(dǎo)體器件200。此后，在每個垂直溝槽18、19的下部形成場板12。圖13中說明所得的半導(dǎo)體器件200。場板12典型地通過沉積諸如高摻雜多晶硅的導(dǎo)電材料以及回蝕沉積的導(dǎo)電材料形成。此后，例如通過回蝕的導(dǎo)電材料的上部的熱氧化在每個場板12上形成絕緣區(qū)域12a。這樣做，在每個垂直溝槽18、19中形成絕緣場板。此后，在溝槽硬掩膜80、7、14上沉積襯墊層17以作為共形層。圖14中說明所得的半導(dǎo)體結(jié)構(gòu)200。典型地，襯墊層71具有約20nm至約40nm的厚度，例如具有30nm的厚度。在圖14中說明的示例性實施例中，襯墊層71形成為非晶硅層。襯墊層71至少覆蓋溝槽硬掩膜7、14,80和場氧化物9的上部。此后，在每個垂直溝槽18、19的上部形成電介質(zhì)插塞14a，使得電介質(zhì)插塞14a延伸超出半導(dǎo)體本體40的水平表面15。形成電介質(zhì)插塞14a典型地包括沉積例如TEOS的電介質(zhì)材料以及例如使用抗蝕劑蝕刻工具或氧化物蝕刻工具的凹陷エ藝。圖15中說明所得的半導(dǎo)體結(jié)構(gòu)200。此后，典型地沉積多晶硅材料121。圖16中說明所得的半導(dǎo)體結(jié)構(gòu)200。在CMPエ藝中，多晶硅材料121被向回拋光到溝槽硬掩膜7、14、80。圖17中說明所得的半導(dǎo)體結(jié)構(gòu)200。此后，相對于襯墊層71選擇性地去除溝槽硬掩膜7、14、80的上部14以部分地露出半導(dǎo)體本體40。典型地，TEOS層14或USG層14通過氧化物蝕刻去除。此后，各向同性硅蝕刻用于去除半導(dǎo)體本體40的水平表面15上方的硅材料。此后，可以通過熱磷酸去除氮化物層7且可以使用HF蝕刻(氫氟酸蝕刻)去除薄氧化物層80。圖18中說明所得的半導(dǎo)體結(jié)構(gòu)200。圖18中說明的半導(dǎo)體器件200類似于圖5中說明的半導(dǎo)體器件100。然而，襯墊層7a的剰余部分在半導(dǎo)體器件200中由多晶硅形成。此后，通過相對于電介質(zhì)插塞14a形成的外延硬掩膜具有選擇性的外延沉積，在半導(dǎo)體本體40的露出的部分上沉積硅。這通過選擇性外延和硅CMPエ藝完成。因此，半導(dǎo)體材料被向回拋光到外延硬掩膜14a，使得在所述垂直剖面中，形成至少兩個空間隔開的外延區(qū)域2a、3，該至少兩個空間隔開的外延區(qū)域2a、3具有基本由從水平表面15測量的電介質(zhì)插塞14a的高度確定的垂直延伸。圖19中說明所得的半導(dǎo)體結(jié)構(gòu)200。形成外延區(qū)域2a、3典型地包括在半導(dǎo)體本體40上形成第一導(dǎo)電類型的外延區(qū)域2a以及在第一導(dǎo)電類型的外延區(qū)域2a上形成第二導(dǎo)電類型(p型)的外延區(qū)域3。因此，在外延區(qū)域2a和3之間形成水平延伸的pn結(jié)。此后，典型地使用氧化物蝕刻エ藝至少去除外延區(qū)域2a、3之間的電介質(zhì)插塞14a。短各向同性硅蝕刻エ藝典型地用于去除垂直溝槽18、19的上部的襯墊層71且露出空間隔開的外延區(qū)域2a、3的側(cè)壁。圖20中說明所得的半導(dǎo)體結(jié)構(gòu)200。此后，在外延區(qū)域2a、3上形成薄熱氧化物層8。這樣做，如圖21中的參考符號8a所指示，襯墊層71的剰余部分也被部分地氧化。在外延區(qū)域2a、3的側(cè)壁上形成的部分薄熱氧化物層8稍后典型地形成柵極電介質(zhì)區(qū)域。此后，諸如高雜摻多晶Si的導(dǎo)電材料被沉積且回蝕以在每個溝槽18、19中形成柵電極11。圖22中說明所得的半導(dǎo)體器件200。此后，例如通過熱氧化在每個柵電極11上形成絕緣插塞6。典型地，第一半導(dǎo)體區(qū)域I和外延區(qū)域2a形成漂移區(qū)且外延區(qū)域3形成半導(dǎo)體器件200的本體區(qū)域。例如通過注入在本體區(qū)域3中形成第二導(dǎo)電類型的高摻雜體接觸區(qū)域4和第一導(dǎo)電類型的高摻的源極區(qū)域5。在本體區(qū)域3上形成與體接觸區(qū)域4和源極區(qū)域5歐姆接觸的第一電極11。在背表面16上形成與第二半導(dǎo)體區(qū)域2歐姆接觸的第二電極13。圖23中說明所得的半導(dǎo)體器件200。取決于第二半導(dǎo)體區(qū)域2的摻雜類型，半導(dǎo)體器件200還可以形成MOSFET或IGBT。圖23中說明的半導(dǎo)體器件200類似于圖9中說明的半導(dǎo)體器件100。用于制造半導(dǎo)體器件100、200的エ藝具有共同點:在形成外延硬掩膜之前形成溝槽硬掩膜，該外延硬掩膜自對準(zhǔn)于溝槽硬掩膜形成，且在形成外延區(qū)域之前，相對于外延硬掩膜選擇性地去除溝槽硬掩膜。這樣做，不同柵電極的米勒電容的變化可以保持很小。這改善了器件性能，尤其是在其有源區(qū)域具有多個溝槽柵極結(jié)構(gòu)的功率半導(dǎo)體器件的開關(guān)性能。再者，本體區(qū)域中溝道區(qū)域的長度可以選擇為很小，因為可以使用外延硬掩膜的厚度限定外延區(qū)域的垂直延伸以具有小的變化。因此，可以減小半導(dǎo)體器件100、200的導(dǎo)通狀態(tài)的電阻。圖24至34以垂直剖面說明根據(jù)若干實施例用于形成半導(dǎo)體器件300的方法。在第一エ藝中，提供具有水平表面15和第一導(dǎo)電類型(n型)的第一半導(dǎo)體層I的晶片或基底40。半導(dǎo)體層I延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。硬掩膜層7、14布置在水平表面15上。硬掩膜層7、14典型地包括布置在水平表面15上的氮化硅層7以及布置在氮化硅層7上的TEOS層14。取代TEOS層14，USG層可以布置在氮化硅層7上。圖24中說明所得的半導(dǎo)體器件300。氮化硅層7的垂直延伸典型地選擇在約IOnm至約50nm的范圍內(nèi)。TEOS層14的垂直延伸典型地選擇在約300nm至約600nm的范圍內(nèi)。半導(dǎo)體器件300典型地是功率半導(dǎo)體器件，該功率半導(dǎo)體器件具有有源區(qū)域310和外圍區(qū)域320，該有源區(qū)域310用于運送和/或切換負(fù)載電流，該外圍區(qū)域320具有適當(dāng)?shù)膱鲋匦路植冀Y(jié)構(gòu)以最大化半導(dǎo)體器件300的阻斷能力。此后，使用光刻結(jié)構(gòu)化掩膜作為蝕刻掩膜結(jié)構(gòu)化硬掩膜層7、14。因此，形成從半導(dǎo)體本體40的水平表面15延伸到另一水平表面15a的外延硬掩膜7、14。圖25中說明在去除光刻結(jié)構(gòu)化掩膜之后所得的半導(dǎo)體器件300。此后，通過選擇外延相對于外延硬掩膜7、14選擇性的外延沉積，在半導(dǎo)體本體40上沉積單晶硅。沉積的單晶硅被向回拋光到外延硬掩膜7、14，使得在所示垂直剖面中形成若干空間隔開的外延區(qū)域2a、3。這樣做，外延區(qū)域2a、3的高度由外延硬掩膜7、14的高度限定。圖26中說明所得的半導(dǎo)體器件300。形成外延區(qū)域2a、3典型地包括在半導(dǎo)體本體40上形成第一導(dǎo)電類型的外延區(qū)域2a以及在第一導(dǎo)電類型的外延區(qū)域2a上形成第二導(dǎo)電類型(p型)的外延區(qū)域3。因此，在外延層2a、3之間形成水平延伸的pn結(jié)。此后，相對于外延區(qū)域2a、3選擇性地部分去除外延硬掩膜7、14，使得在垂直剖面中，至少在鄰接稍后形成本體區(qū)域的P型半導(dǎo)體區(qū)域3上部，外延區(qū)域2a、3的側(cè)壁露出。這典型地通過在蝕刻エ藝中完全去除TEOS層14完成。此后，薄氮化硅層7a被共形地沉積和各向異性蝕刻。這樣做，外延區(qū)域2a、3的側(cè)壁覆蓋有氮化物層7a且相鄰空間隔開的外延區(qū)域2a、3之間的半導(dǎo)體本體40典型地覆蓋有氮化硅層7的剩余部分。典型地實施各向異性氮化硅蝕刻，使得外延區(qū)域3上方的氮化硅被完全去除。圖27中說明所得的半導(dǎo)體器件300。此后，在外延區(qū)域3上形成熱氧化物81?？梢栽诩s900°C的溫度形成熱氧化物81，使得其垂直延伸可以約為lOOnm。圖28中說明所得的半導(dǎo)體器件300。此后，實施另一各向異性氮化硅蝕刻エ藝以部分地露出空間隔開的外延區(qū)域2a、3之間的半導(dǎo)體本體40。圖29中說明所得的半導(dǎo)體器件300。如圖所示，形成溝槽硬掩膜7a、81。溝槽硬掩膜7a、81包括在垂直剖面中覆蓋空間隔開的外延區(qū)域2a、3的每個側(cè)壁的電介質(zhì)層7a。此后，使用溝槽硬掩膜7a、81作為蝕刻掩膜，垂直溝槽17、18、19被蝕刻到半導(dǎo)體本體40中。此后，在垂直溝槽17、18、19的側(cè)壁和底壁上形成場氧化物9。場氧化物9典型地通過熱氧化形成。此后，在每個垂直溝槽17、18、19的下部形成場板12。這可以通過沉積導(dǎo)電層(例如高摻雜多晶硅層)且然后相對于溝槽硬掩膜7和場氧化物9選擇性地回蝕導(dǎo)電層完成。此后，例如通過回蝕的多晶硅層的上部的熱氧化在每個場板12上形成絕緣區(qū)域12a。這樣做，在每個垂直溝槽17、18、19中形成絕緣場板。圖30中說明所得的半導(dǎo)體器件300。此后，例如由TEOS或HDP氧化物制成的電介質(zhì)填充物82被沉積且在CMPエ藝中被向回拋光。圖31中說明在使用掩膜142覆蓋外圍區(qū)域320中的垂直溝槽17之后的所得的半導(dǎo)體器件300。此后，熱氧化物81被去除，且在有源區(qū)域310中電介質(zhì)填充物82被回蝕。圖32中說明在去除掩膜142之后所得的半導(dǎo)體器件300。此后，執(zhí)行各向同性氮化硅蝕刻以露出有源區(qū)域310中外延區(qū)域2a、3的側(cè)壁。圖33中說明所得的半導(dǎo)體器件300。此后，在有源區(qū)域310的每個垂直溝槽18、19中的絕緣場板12上方形成絕緣柵電極11。形成絕緣柵電極11典型地包括例如通過熱氧化在外延區(qū)域2a、3的露出的側(cè)壁處形成薄柵極電介質(zhì)區(qū)域8。此后典型地跟隨著沉積諸如高摻雜多晶硅的導(dǎo)電材料以及部分地回蝕導(dǎo)電材料以形成柵電極11。這樣做，絕緣柵電極典型地形成為使得它們在垂直剖面中布置在相應(yīng)空間隔開的外延區(qū)域2a、3之間。圖34中說明所得的半導(dǎo)體器件300。因此，僅在半導(dǎo)體器件300的有源區(qū)域310中形成絕緣柵電極。布置在外圍區(qū)域320中的垂直溝槽12中和溝槽12上的結(jié)構(gòu)典型地形成用于分別重新分布電場和電勢的邊緣終止結(jié)構(gòu)，使得半導(dǎo)體器件300的阻斷電壓得以維持。此后，例如通過熱氧化在每個柵電極11上形成絕緣插塞。典型地，第一半導(dǎo)體區(qū)域I和外延區(qū)域2a形成漂移區(qū)且外延區(qū)域3形成半導(dǎo)體器件300的本體區(qū)域。例如通過注入典型地在本體區(qū)域3中形成第二導(dǎo)電類型的高摻雜體接觸區(qū)域4和第一導(dǎo)電類型的高摻雜的源極區(qū)域5。在本體區(qū)域3中形成與體接觸區(qū)域4和源極區(qū)域5歐姆接觸的第一電扱。在背表面16上形成與第二半導(dǎo)體區(qū)域歐姆接觸的第二電極。取決于第二半導(dǎo)體區(qū)域的摻雜類型，半導(dǎo)體器件300可以形成MOSFET或IGBT。圖35至40以垂直剖面說明根據(jù)若干實施例用于形成半導(dǎo)體器件400的方法。在第一エ藝中，提供具有水平表面15和第一導(dǎo)電類型(n型)的第一半導(dǎo)體層I的晶片或基底40。半導(dǎo)體層I延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。硬掩膜層83、典型地氧化硅層布置在水平表面15上。硬掩膜層83典型地通過熱氧化形成且具有約200nm至約500nm的垂直延伸。圖35中說明所得的半導(dǎo)體器件400。半導(dǎo)體器件400典型地還是功率半導(dǎo)體器件，該功率半導(dǎo)體器件具有有源區(qū)域410和外圍區(qū)域420,該有源區(qū)域410用于運送和/或切換負(fù)載電流,其該外圍區(qū)域420具有適當(dāng)場重新分布結(jié)構(gòu)以最大化半導(dǎo)體器件400的阻斷能力。此后，使用光刻結(jié)構(gòu)化掩膜結(jié)構(gòu)化硬掩膜層83。因此，形成從半導(dǎo)體本體40的水平表面15延伸到另一水平表面15a的外延硬掩膜83。圖36中說明在去除光刻結(jié)構(gòu)化掩膜之后所得的半導(dǎo)體器件400。此后，通過選擇外延相對于外延硬掩膜83選擇性的外延沉積，在半導(dǎo)體本體40上沉積單晶硅。沉積的單晶硅被向回拋光到外延硬掩膜83，使得在所示垂直剖面中，形成在垂直方向基本向上延伸到另一水平表面15a的若干空間隔開的外延區(qū)域2a、3。這樣做，外延區(qū)域2a、3的高度由外延硬掩膜83的高度限定。圖37中說明所得的半導(dǎo)體器件400。形成外延區(qū)域2a、3典型地包括在半導(dǎo)體本體40上形成第一導(dǎo)電類型的外延區(qū)域2a且在第一導(dǎo)電類型的外延區(qū)域2a上形成第二導(dǎo)電類型(p型)的外延區(qū)域3。這樣做，在每個外延區(qū)域2a、3中形成水平延伸的pn結(jié)。外延區(qū)域2a和半導(dǎo)體層I稍后典型地形成共同的漂移區(qū)域。典型地，外延區(qū)域3稍后形成本體區(qū)域。此后，相對于外延區(qū)域2a、3和半導(dǎo)體本體40選擇性地去除外延硬掩膜83，使得在垂直剖面中外延區(qū)域2a、3的側(cè)壁露出，且使得在垂直剖面中半導(dǎo)體本體40在外延區(qū)域2a和3之間露出。這典型地通過在蝕刻エ藝中完全去除外延硬掩膜83完成。此后，共形地沉積薄氮化硅層7a。抗蝕劑141被沉積且回蝕以覆蓋直接布置在半導(dǎo)體本體40上的氮化硅層7a的部分。此后，各向異性氮化硅蝕刻用于去除布置在外延區(qū)域3的頂部上的氮化硅7a的部分。圖38中說明所得的半導(dǎo)體器件400。此后，抗蝕劑141被去除，例如灰化，且在外延區(qū)域3上形成熱氧化物81。在約900°C的溫度形成熱氧化物81。熱氧化物81的垂直延伸可以約為lOOnm。圖39中說明所得的半導(dǎo)體器件400。此后，另ー各向異性氮化硅蝕刻用于去除直接布置在半導(dǎo)體本體40上的氮化硅層7a的部分。由此，形成自對準(zhǔn)于外延區(qū)域2a、3的包括氮化硅層7a和熱氧化物81的溝槽硬掩膜7a、81。圖40中說明所得的半導(dǎo)體器件400。圖40中說明的半導(dǎo)體器件400類似于圖29中說明的半導(dǎo)體器件300。
此后，參考圖30至34對半導(dǎo)體器件300解釋的進一步エ藝典型地也對半導(dǎo)體器件400執(zhí)行以形成MOSFET或IGBT。使用溝槽硬掩膜7a、81作為蝕刻掩膜，垂直溝槽被蝕刻到半導(dǎo)體本體40中。在每個垂直溝槽的下部形成場板且在有源區(qū)域410但典型地不在外圍區(qū)域420中在垂直溝槽上方形成絕緣柵電極。用于形成半導(dǎo)體器件300和400的方法具有共同點:溝槽硬掩膜自對準(zhǔn)于外延區(qū)域形成，且使用溝槽硬掩膜作為蝕刻掩膜，垂直溝槽被蝕刻到半導(dǎo)體本體中。再者，用于形成半導(dǎo)體器件300和400的方法具有共同點:在形成溝槽硬掩膜之前，相對于外延區(qū)域選擇性去除外延硬掩膜。由此，柵電極的米勒電容的變化和柵極-漏極電荷Qgd分別典型地保持很小。這允許優(yōu)化半導(dǎo)體器件300、400的設(shè)計，使得在沒有用于不同柵電極11的不利變化的條件下，米勒電容減小。因此，半導(dǎo)體器件300、400的開關(guān)損耗可以減小。再者，本體區(qū)域3的垂直延伸可以選擇為相對小，例如介于約150nm至250nm之間。這是因為使用外延硬掩膜作為CMP停止(其限定外延區(qū)域2a、3的高度)導(dǎo)致的本體區(qū)域3的低高度變化。因此，在器件操作期間可以形成的溝道區(qū)域的長度可以選擇為相對小且僅具有幾納米的小的變化。因此，半導(dǎo)體器件300、400的導(dǎo)通狀態(tài)損耗可以顯著減小。諸如“下面”、“下方”、“上方”、“上面”等空間相對術(shù)語用于描述的簡單以解釋ー個元件相對于另一元件的定位。除了與圖中示意的取向不同的取向之外，這些術(shù)語還g在涵蓋器件的不同取向。諸如“第一”、“第二”等術(shù)語也用于描述各種元件、區(qū)域、部分等但也不限于此。貫穿說明書，相似的術(shù)語表示相似的元件。當(dāng)在此使用吋，術(shù)語“具有”、“含有”、“包括”、“包含”等是指示陳述的元件或特征的存在但是不排除附加元件或特征的開放式術(shù)語。除非語境明確指明，否則冠詞“一”、“一個”和“該” g在包括復(fù)數(shù)和単數(shù)?？紤]上述范圍的變型和應(yīng)用，應(yīng)當(dāng)理解，本發(fā)明不受上述說明書限制，也不受附圖限制。而是，本發(fā)明僅由所附權(quán)利要求及其合法等價限制。
權(quán)利要求
1.一種用于形成半導(dǎo)體器件的方法，包括: 提供具有水平表面(15)的半導(dǎo)體本體(40)； 在水平表面(15)上形成外延硬掩膜； 通過相對于外延硬掩膜在水平表面(15)上選擇性外延形成外延區(qū)域(2a，3)，使得外延區(qū)域(2a，3)適應(yīng)于外延硬掩膜； 形成從水平表面(15)到半導(dǎo)體本體(40)中的垂直溝槽(18，19)； 在垂直溝槽(18，19)的下部形成絕緣場板(12)，包括形成場氧化物；以及在絕緣場板(12)上方形成絕緣柵電極(11)，使得場氧化物在垂直方向向上延伸到外延區(qū)域(2a, 3)。
2.根據(jù)權(quán)利要求1所述的方法，還包括通過外延硬掩膜上的化學(xué)機械拋光エ藝停止對外延區(qū)域(2a，3)進行拋光。
3.根據(jù)權(quán)利要求1或2所述的方法，其中外延硬掩膜具有約300nm至約600nm的垂直延伸。
4.根據(jù)權(quán)利要求1或2所述的方法，其中半導(dǎo)體本體(40)包括延伸到水平表面(15)的第一導(dǎo)電類型的上部，且其中形成外延區(qū)域包括在半導(dǎo)體本體(40)上形成第一導(dǎo)電類型的外延區(qū)域(2a，3)且在第一導(dǎo)電類型的外延區(qū)域(2a，3)上形成第二導(dǎo)電類型的外延區(qū)域(2a,3)。
5.根據(jù)權(quán)利要求1或2所述的方法，還包括形成自對準(zhǔn)于外延區(qū)域(2a，3)的溝槽硬掩膜,且其中形成垂直溝槽 (18，19)包括通過溝槽硬掩膜蝕刻到半導(dǎo)體本體(40)中。
6.根據(jù)權(quán)利要求5所述的方法，還包括在形成溝槽硬掩膜之前相對于外延區(qū)域(2a，3)選擇性地去除外延硬掩膜。
7.根據(jù)權(quán)利要求1或2所述的方法，還包括: 在形成外延硬掩膜之前形成溝槽硬掩膜，其中外延硬掩膜自對準(zhǔn)于溝槽硬掩膜形成；以及 在形成外延區(qū)域之前相對于外延硬掩膜選擇性地去除溝槽硬掩膜。
8.根據(jù)權(quán)利要求1或2所述的方法，其中外延硬掩膜包括熱氧化物層、TEOS層、非摻雜硅酸鹽玻璃層、高密度等離子體氧化物層以及摻雜氧化物層其中至少之一。
9.一種用于形成半導(dǎo)體器件的方法，包括: 提供具有水平表面(15)的半導(dǎo)體本體(40)； 在水平表面(15)上形成外延硬掩膜； 通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體(40)上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域； 相對于半導(dǎo)體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出； 形成溝槽硬掩膜包括形成電介質(zhì)層，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的每ー個側(cè)壁被電介質(zhì)層覆蓋； 使用溝槽硬掩膜作為蝕刻掩膜，蝕刻垂直溝槽(18，19)到半導(dǎo)體本體(40)中；以及形成絕緣柵電極(11)，該絕緣柵電極(11)在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間。
10.根據(jù)權(quán)利要求9所述的方法，還包括將半導(dǎo)體材料向回拋光到外延硬掩膜。
11.根據(jù)權(quán)利要求9或10所述的方法，其中形成外延硬掩膜包括以下方式至少之ー: 形成熱氧化物層；以及 沉積氮化物層且沉積TEOS層。
12.根據(jù)權(quán)利要求9或10所述的方法，還包括在垂直溝槽(18、19)的下部形成絕緣場板(12)。
13.根據(jù)權(quán)利要求9或10所述的方法，其中半導(dǎo)體器件包括有源區(qū)域和外圍區(qū)域，該方法還包括: 在有源區(qū)域中形成多個垂直溝槽(18，19)且在外圍區(qū)域中形成至少ー個垂直溝槽(17);以及 僅在有源區(qū)域中形成絕緣柵電極(11)。
14.一種用于形成半導(dǎo)體器件的方法，包括: 提供具有水平表面(15)的半導(dǎo)體本體(40)； 通過熱氧化和光刻，在水平表面(15)上形成外延硬掩膜； 通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體(40)上沉積半導(dǎo)體材料，使得在垂直剖 面中，形成至少兩個空間隔開的外延區(qū)域； 相對于半導(dǎo)體材料選擇性地 去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出； 形成溝槽硬掩膜包括形成電介質(zhì)層，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的每ー個側(cè)壁被電介質(zhì)層覆蓋； 使用溝槽硬掩膜作為蝕刻掩膜，蝕刻垂直溝槽(18、19)到半導(dǎo)體本體(40)中； 在垂直溝槽的下部形成場板(12);以及 形成絕緣柵電極(11)，該絕緣柵電極(11)在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間以及場板(12)上方。
15.根據(jù)權(quán)利要求14所述的方法,其中外延硬掩膜具有約300nm至約500nm的垂直延伸。
16.根據(jù)權(quán)利要求13或14所述的方法，其中半導(dǎo)體器件包括有源區(qū)域和外圍區(qū)域，該方法還包括: 在有源區(qū)域中形成多個垂直溝槽(18，19)且在外圍區(qū)域中形成至少ー個垂直溝槽(7);以及 僅在有源區(qū)域中形成絕緣柵電極(11)。
17.一種用于形成場效應(yīng)半導(dǎo)體器件的方法，包括: 提供具有水平表面(15)的半導(dǎo)體本體(40)； 在水平表面(15)上形成溝槽硬掩膜且在半導(dǎo)體本體(40)中形成自對準(zhǔn)于溝槽硬掩膜的垂直溝槽(18，19)； 在垂直溝槽的下部形成絕緣場板(12)； 形成自對準(zhǔn)于溝槽硬掩膜的外延硬掩膜； 相對于外延硬掩膜選擇性地去除溝槽硬掩膜以部分地露出半導(dǎo)體本體(40); 通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導(dǎo)體本體(40)上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域； 去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區(qū)域的側(cè)壁露出；以及 形成絕緣柵電極(11)，該絕緣柵電極(11)在垂直剖面中布置在該至少兩個空間隔開的外延區(qū)域之間。
18.根據(jù)權(quán)利要求17所述的方法，其中形成外延硬掩膜包括在垂直溝槽(18，19)中形成電介質(zhì)插塞(14a)，使得電介質(zhì)插塞(14a)延伸超出水平表面(15)。
19.根據(jù)權(quán)利要求18所述的方法，還包括至少在電介質(zhì)插塞(14a)和半導(dǎo)體本體(40)之間形成非晶硅層。
20.根據(jù)權(quán)利要求17或18所述的方法，其中形成硬掩膜和垂直溝槽(18、19)包括沉積氮化物層。
21.根據(jù)權(quán)利要求17或18所述的方法，其中形成絕緣場板(12)包括: 絕緣垂直溝槽的壁； 沉積導(dǎo)電層；以及 相對于溝槽硬掩膜選擇性地回蝕導(dǎo)電區(qū)域。
22.根據(jù)權(quán)利要求21所述的方法，還包括以下步驟其中至少ー個: 使用另ー氮化物層覆蓋溝槽硬掩膜和絕緣側(cè)壁的上部； 使用非晶硅層覆蓋溝槽硬掩膜和絕緣側(cè)壁的上部； 沉積TEOS層； 沉積非摻雜的硅酸鹽玻璃層；以及 通過溝槽硬掩膜上的化學(xué)機械拋光エ藝停止在水平表面(15)之上形成平坦的水平表面(15)。
23.一種用于形成場效應(yīng)半導(dǎo)體器件的方法，包括: 提供具有水平表面(15)和水平表面(15)上的硬掩膜層的半導(dǎo)體本體(40); 在硬掩膜層和半導(dǎo)體本體(40)中形成垂直溝槽(18，19)； 在垂直溝槽的側(cè)壁和底壁上形成場氧化物； 在垂直溝槽(18，19)的下部形成場板(12)； 形成至少覆蓋溝槽硬掩膜和場氧化物的上部的襯墊層； 在垂直溝槽的上部形成電介質(zhì)插塞(14a)，該電介質(zhì)插塞(14a)延伸超出水平表面(15)； 去除溝槽硬掩膜以部分地露出半導(dǎo)體本體(40)； 通過選擇性外延相對于電介質(zhì)插塞(14a)選擇性的外延沉積，在半導(dǎo)體本體(40)上沉積半導(dǎo)體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區(qū)域； 通過去除至少位于該至少兩個空間隔開的外延區(qū)域之間的電介質(zhì)插塞(14a)，在垂直剖面中露出該至少兩個空間隔開的外延區(qū)域的側(cè)壁。
24.根據(jù)權(quán)利要求23所述的方法，其中溝槽硬掩膜包括電介質(zhì)層的疊層。
25.根據(jù)權(quán)利要求23或24所述的方法，其中襯墊層包括非晶硅層。
全文摘要
提供一種用于制造半導(dǎo)體器件的方法。該方法包括提供具有水平表面(15)的半導(dǎo)體本體(40)。在水平表面(15)上形成外延硬掩膜。通過相對于外延硬掩膜在水平表面(15)上選擇性外延形成外延區(qū)域(2a，3)，使得外延區(qū)域(2a，3)適應(yīng)于外延硬掩膜。在半導(dǎo)體本體(40)中形成垂直溝槽(18，19)。在垂直溝槽(18，19)的下部形成絕緣場板(12)且在絕緣場板(12)上方形成絕緣柵電極(11)。而且，提供一種用于形成場效應(yīng)半導(dǎo)體器件的方法。
文檔編號H01L21/336GK103094121SQ20121000955
公開日2013年5月8日 申請日期2012年1月13日 優(yōu)先權(quán)日2011年1月13日
發(fā)明者M.佩爾茲爾 申請人:英飛凌科技奧地利有限公司