專利名稱：多芯片堆棧的封裝件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種封裝件及其制法，尤其指一種多芯片堆棧的封裝件及其制法。
背景技術(shù)：
隨著半導(dǎo)體封裝件的尺寸愈來愈小并且功能愈來愈多的需求不斷地上升，業(yè)界不斷開發(fā)新的封裝件技術(shù)，其中一種方式便是將半導(dǎo)體芯片垂直地堆棧并封裝于基板上，以達(dá)到封裝空間的有效充分運用。請參閱圖1，其為現(xiàn)有例如第7，535，109號美國專利的層疊式半導(dǎo)體封裝件的剖視圖。如圖所示，將多個半導(dǎo)體芯片11垂直堆棧于基板10上，各該半導(dǎo)體芯片11之間間隔有環(huán)氧樹脂12，各該半導(dǎo)體芯片11具有焊墊111，該焊墊111上經(jīng)由打線機臺焊接焊線14，并于該基板10上形成垂直豎設(shè)的導(dǎo)電膠13，該導(dǎo)電膠13連接該等半導(dǎo)體芯片11周緣，且各該半導(dǎo)體芯片11借由該焊線14以電性連接至該導(dǎo)電膠13，以使各該半導(dǎo)體芯片11與基板10之間能彼此電性連接?，F(xiàn)有封裝件的焊線的弧線高度需控制極為精密，當(dāng)弧線高度太高時，焊線會碰到下方的半導(dǎo)體芯片而造成產(chǎn)品失效(fail)。然而，該焊線的線弧高度并不易控制，因此需要增加半導(dǎo)體芯片與半導(dǎo)體芯片間的間距，如此則難以降低整體封裝件的厚度，且此封裝件無法測試焊線與半導(dǎo)體芯片之間的接著狀態(tài)，而有礙于良率的提升與成本的降低。因此，如何避免上述現(xiàn)有技術(shù)中的種種問題，以減低封裝件的厚度，并增進(jìn)整體良率與降低整體成本，實已成為目前亟欲解決的課題。

發(fā)明內(nèi)容
有鑒于上述現(xiàn)有技術(shù)的缺失，本發(fā)明的主要目的在于提供一種多芯片堆棧的封裝件及其制法。本發(fā)明的多芯片堆棧的封裝件包括:基板；多個具有電極墊的半導(dǎo)體芯片，其交錯地堆棧于該基板上，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端則突出于各該半導(dǎo)體芯片的一側(cè)邊；以及用以電性連接該基板及該導(dǎo)接端的導(dǎo)電組件。本發(fā)明提供另一種多芯片堆棧的封裝件，其包括:基板；多個具有電極墊的半導(dǎo)體芯片，其堆棧于該基板上，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊，且該等半導(dǎo)體芯片間還設(shè)有導(dǎo)線架本體部；以及導(dǎo)電組件，其用以電性連接該基板及該導(dǎo)接端。本發(fā)明還提供一種多芯片堆棧的封裝件的制法，其包括:于一基板上交錯地堆棧多個具有電極墊的半導(dǎo)體芯片，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，且該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊；以及以多個導(dǎo)電組件電性連接該基板及該導(dǎo)接端。
本發(fā)明又提供一種多芯片堆棧的封裝件的制法，其包括:提供一具有多個半導(dǎo)體芯片的基材，各該半導(dǎo)體芯片具有電極墊；設(shè)置線路于該電極墊上，且各該線路用于將一該半導(dǎo)體芯片的電極墊電性連接至一相鄰的半導(dǎo)體芯片的電極墊；切割該基材，以分離各該半導(dǎo)體芯片；切割該線路，以使各該半導(dǎo)體芯片之間分離，且該線路的一端突出于該半導(dǎo)體芯片的一側(cè)邊；于一基板上堆棧該等半導(dǎo)體芯片；以及以多個導(dǎo)電組件電性連接該基板及該線路。由上可知，因為本發(fā)明的多芯片堆棧的封裝件是借由導(dǎo)線架以做為各半導(dǎo)體芯片的電性連接組件，所以可有效控制各該半導(dǎo)體芯片之間的間距至最小高度；此外，本發(fā)明的封裝件為交錯偏移地堆棧，因此可避免各該半導(dǎo)體芯片之間的短路問題；而且，半導(dǎo)體芯片不需制作線路重布層或進(jìn)行打線工藝，只需貼合導(dǎo)線架，再者本發(fā)明可在制作過程中測試電極墊與其上的導(dǎo)接端的結(jié)合狀態(tài)，故整體成本較低且良率較高。


圖1為現(xiàn)有的層疊式半導(dǎo)體封裝件的剖視圖。圖2A至圖2E為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第一實施例的剖視圖，其中，圖2C’與圖2D’分別為圖 2C與圖2D的俯視圖，圖2E’為圖2E的另一實施方法。圖3A至圖3C為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第二實施例的俯視圖。圖4A至圖4C為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第三實施例的俯視圖。圖5為本發(fā)明的多芯片垂直堆棧的封裝件的第四實施例的俯視圖。圖6A至圖61為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第五實施例的剖視圖。圖7A至圖7K為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第六實施例的剖視圖。主要組件符號說明10，30，64，76基板11，21’，63’，70’ 半導(dǎo)體芯片111焊墊12環(huán)氧樹脂13導(dǎo)電膠14焊線20,60承載板21，63，70半導(dǎo)體晶片211，631，701電極墊22粘著層23導(dǎo)線架230本體部231導(dǎo)接端
31，65，77導(dǎo)電組件232U 形體233U形導(dǎo)接端61阻層610阻層開孔62，74線路71第一阻層710第一阻層開孔72導(dǎo)電層73第二阻層730第二阻層開孔75鎳/鈀/金層。
具體實施例方式
以下借由特定的具體實施例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點及功效。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供本領(lǐng)域技術(shù)人員的了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“側(cè)”、“交錯偏移”、“垂直”、“U形”、“L形”、“網(wǎng)狀”、“中間”及“一”等用語，也僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)也視為本發(fā)明可實施的范疇。第一實施例請參閱圖2A至圖2E，其為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第一實施例的剖視圖，其中，圖2C’與圖2D’分別為圖2C與圖2D的俯視圖，圖2E’為圖2E的另一實施方法。首先，如圖2A所示，于一承載板20上接置具有多個半導(dǎo)體芯片21’的基材，于本實施例中，該基材為半導(dǎo)體晶片21，且各該半導(dǎo)體芯片21’具有多個電極墊211，其中，該半導(dǎo)體晶片21可經(jīng)由膠膜(未圖標(biāo))粘貼于該承載板20上，或是經(jīng)由膠膜粘貼于一框架(未圖標(biāo))上。之后，如圖2B所示,利用刀具切割該半導(dǎo)體晶片21，而成為多個具有該等電極墊211的半導(dǎo)體芯片21’。上述的步驟也可為將半導(dǎo)體晶片經(jīng)過切割后的半導(dǎo)體芯片，經(jīng)過取放(pick and place)步驟將該等半導(dǎo)體芯片重新排列于一承載板或一具有外框的膠膜上，而成為一包括該承載板(或膠膜)與該等半導(dǎo)體芯片的基材，且若基材本身已經(jīng)包括承載板，則無須再如前述地將基材置放于該承載板20上。如圖2C與圖2C’所示，借由粘著層22于該等半導(dǎo)體芯片21’上接置橫跨該等半導(dǎo)體芯片21’的導(dǎo)線架23，該導(dǎo)線架23具有本體部230與多個對應(yīng)電性連接至各該電極墊211的導(dǎo)接端231，于此實施例該導(dǎo)接端231為條狀，但不以此為限，且該本體部230與導(dǎo)接端231分別接置在不同的半導(dǎo)體芯片21’上，于本實施例中，該粘著層22為異方性導(dǎo)電膠(anisotropic conductive film,簡稱ACF),或者,于其它實施例中，該粘著層22于該導(dǎo)接端231處為異方性導(dǎo)電膠，而該粘著層22于該本體部230處為薄膠帶或膠膜。于其它實施例，該粘著層22可以是金屬材質(zhì)如焊錫、金屬層或其它相同功效的物質(zhì)，經(jīng)結(jié)合后與該導(dǎo)線架有良好的結(jié)合性，以提高產(chǎn)品的可靠度，該結(jié)合方式可以是熱壓、超音波接合、焊接或其它能達(dá)到相同目的的方式。如圖2D與圖2D’所示，切割該導(dǎo)線架23與粘著層22，以分離該導(dǎo)線架23的本體部230與導(dǎo)接端231，且切割該導(dǎo)線架23的切割線寬度小于切割該半導(dǎo)體晶片21的切割線寬度，以令各該導(dǎo)接端231的一端突出于各該半導(dǎo)體芯片21’的一側(cè)邊。如圖2E所示，移除該承載板20，以分離該等半導(dǎo)體芯片21’，并于一基板30上交錯偏移地堆棧該等半導(dǎo)體芯片21’，使各該半導(dǎo)體芯片21’突出于上方或下方鄰接的半導(dǎo)體芯片21’，以使該導(dǎo)接端231上方無相鄰的半導(dǎo)體芯片21’，以提供一容置空間，且于該基板30上設(shè)置多個導(dǎo)電組件31，該導(dǎo)電組件31可為導(dǎo)電膠體，各該導(dǎo)電組件31電性連接該基板30及其上方的導(dǎo)接端231，以使該半導(dǎo)體芯片21’上的具有相同功能的例如電性連接墊(I/O pad)的電極墊211相互導(dǎo)通并連接至該基板30上預(yù)定的電性連接墊(未圖標(biāo))上。要補充說明的是，于本實施例中，該本體部230最終存留在該半導(dǎo)體芯片21’上，而做為增進(jìn)結(jié)構(gòu)剛性的使用，且該本體部230可以提供一站立(stand off)高度，以形成一容置空間，如此可使連接于該電極墊211的導(dǎo)電組件不會接觸到上方的半導(dǎo)體芯片21’，然而，于其它實施例中，也可移除該本體部230，且于相同發(fā)明概念下，該半導(dǎo)體芯片21’也可以翻轉(zhuǎn)(flip)設(shè)置與堆棧，如圖2E’所示。要注意的是，為了清楚表現(xiàn)本發(fā)明，圖2E與圖2E’的比例與各尺寸略經(jīng)過調(diào)整，而不完全相同于圖2A至圖2D，然而該調(diào)整并未變更本發(fā)明實質(zhì)內(nèi)容。第二實施例請參閱圖3A至圖3C，其為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第二實施例的俯視圖。本實施例與前一實施例相似，其主要的不同之處在于該導(dǎo)線架23的形狀與增加了電性測試步驟，且相似的步驟請參閱第一實施例，而不再予以圖標(biāo)。如圖3A所示，該導(dǎo)線架23包括多個具有該導(dǎo)接端231的U形體232，且各該U形體232的兩端分別電性連接至不同該半導(dǎo)體芯片21’的電極墊211。如圖3B所示，切割各該U形體232的中間段，也即例如切割U字的底部段，以使不同該半導(dǎo)體芯片21’的電極墊211互不電性連接；然后，進(jìn)行電性測試，詳細(xì)來說，是將電性測試探針接觸至該導(dǎo)線架23，并避開該導(dǎo)接端231附近的區(qū)域，以避免影響該電極墊211與導(dǎo)接端231之間的結(jié)合性。要注意的是，電性測試的步驟為選擇性步驟，而可視需要進(jìn)行或不進(jìn)行。如圖3C所示，切割各該U形體232的兩臂段，且切割該U形體232的切割線寬度小于切割該半導(dǎo)體晶片21的切割線寬度，以令各該導(dǎo)接端231的一端突出于各該半導(dǎo)體芯片21’的一側(cè)邊。第三實施例
請參閱圖4A至圖4C，其為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第三實施例的俯視圖。本實施例與前一實施例相似，其主要的不同之處在于該導(dǎo)線架23為網(wǎng)狀分布相連并連接全部該等半導(dǎo)體芯片21’，以使該導(dǎo)線架23的本體部230有所支撐而使本體部230不需借由粘著層以連接于該等半導(dǎo)體芯片21’上。第四實施例請參閱圖5，其為本發(fā)明的多芯片垂直堆棧的封裝件的第四實施例的俯視圖。本實施例與第一實施例相似，其主要的不同之處在于該導(dǎo)線架23的導(dǎo)接端231包括中間具有開孔的環(huán)形導(dǎo)接端，以使該環(huán)形導(dǎo)接端于切割后變成U形導(dǎo)接端233 (本圖為顯示切割后的狀態(tài)，切割前為環(huán)形導(dǎo)接端)。換言之，部分的導(dǎo)接端231借由一中間段相連以構(gòu)成U形導(dǎo)接端233，該U形導(dǎo)接端233的中間段連接該電極墊211，且該U形導(dǎo)接端233的兩端突出于各該半導(dǎo)體芯片21’的一側(cè)邊，此種單一該電極墊211連接出兩支接腳(pin)的型式主要應(yīng)用于CE接腳(chip-enable pin),如此即可增加CE接腳的數(shù)量。至于本實施例的制法請參閱第一實施例，在此將不予以贅述。第五實施例請參閱圖6A至圖61，其為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第五實施例的剖視圖。首先，如圖6A所示，提供一承載板60，該承載板60可以是銅薄、鋁板或是其它可以導(dǎo)電的物質(zhì)，也可以是一絕緣物質(zhì)上面覆蓋一層導(dǎo)電層，該導(dǎo)電層可以經(jīng)由濺鍍、化學(xué)電鍍或達(dá)到相同目的的方式形成。如圖6B所示，于該承載板60上形成阻層61，該阻層61可以是干式光阻、濕式光阻、聚酰亞胺(polyimide ;PI)、苯環(huán)丁烯(Bis-Benzo-cyclo-Butene ；BCB)或其它可以定義開口的物質(zhì)。接著如圖6C所示，于該阻層61上形成多個外露該承載板60的阻層開孔610。如圖6D所示，于各該阻層開孔610中形成線路62，于此實施例中，該線路62的材質(zhì)為銅，但不限于此，該線路62的材質(zhì)可以依照欲結(jié)合的標(biāo)的物而選用不同材質(zhì)。如圖6E所示，于該阻層61與線路62上結(jié)合一具有多個半導(dǎo)體芯片63’的半導(dǎo)體晶片63，各該半導(dǎo)體芯片63’具有多個電極墊631，且各該線路62將該半導(dǎo)體芯片63’的電極墊631連接至相鄰該半導(dǎo)體芯片63’的電極墊631。于形成該線路62后，該阻層61可以選擇性地移除。如圖6F所示，移除該承載板60，該移除方式可以利用蝕刻或其它可以達(dá)到相同功效的方式達(dá)成。如圖6G所示，切割該半導(dǎo)體晶片63，以分離各該半導(dǎo)體芯片63’，且該各該半導(dǎo)體芯片63’之間借由該線路62來連接。如圖6H所示，切割該線路62，以使各該半導(dǎo)體芯片63’之間不相連，且該線路62的一端突出于該半導(dǎo)體芯片63’的一側(cè)邊，其中，切割該線路62的切割線寬度小于切割該半導(dǎo)體晶片63的切割線寬度。如圖61所示，于一基板64上堆棧該等半導(dǎo)體芯片63’，并于該基板64上垂直地豎設(shè)多個電性連接該等線路62與基板64的導(dǎo)電組件65，該導(dǎo)電組件65可為導(dǎo)電膠體。
第六實施例請參閱圖7A至圖7K，其為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第六實施例的剖視圖。首先，如圖7A所示，提供一具有多個半導(dǎo)體芯片70’的半導(dǎo)體晶片70，各該半導(dǎo)體芯片70’具有多個電極墊701。如圖7B所示，于該半導(dǎo)體晶片70上形成第一阻層71。如圖7C圖所示，于該第一阻層71上形成多個外露該半導(dǎo)體芯片70’的電極墊701與相鄰該半導(dǎo)體芯片70’的電極墊701的第一阻層開孔710。如圖7D所示，于該第一阻層71與半導(dǎo)體晶片70上形成導(dǎo)電層72。如圖7E所示，于該導(dǎo)電層72上形成第二阻層73，該第二阻層73具有多個對應(yīng)該第一阻層開孔710的第二阻層開孔730。如圖7F所示，于各該第二阻層開孔730中的導(dǎo)電層72上電鍍形成線路74，該線路74的材質(zhì)為銅。如圖7G所示，于該線路74上形成鎳/鈀/金層75。如圖7H所示，移除該第二阻層73及其所覆蓋的導(dǎo)電層72。如圖71所示，切割該半導(dǎo)體晶片70，以分離各該半導(dǎo)體芯片70’，且該各該半導(dǎo)體芯片70’之間借由該線路74來連接。如圖7J所示，切割該線路74與鎳/鈀/金層75，以使各該半導(dǎo)體芯片70’之間不相連，且該線路74的一端突出于該半導(dǎo)體芯片70’的一側(cè)邊，其中，切割該線路74的切割線寬度小于切割該半導(dǎo)體晶片70的切割線寬度。如圖7K所示，于一基板76上堆棧該等半導(dǎo)體芯片70 ’，并于該基板76上垂直地形成多個電性連接該等線路74與基板76的導(dǎo)電組件77，該導(dǎo)電組件77可為導(dǎo)電膠體。本發(fā)明還揭露一種多芯片垂直堆棧的封裝件，其包括:基板30 ;多個具有多個電極墊211的半導(dǎo)體芯片21’，其交錯偏移地堆棧于該基板30上，各該半導(dǎo)體芯片21’上接置有多個對應(yīng)電性連接各該電極墊211的導(dǎo)接端231，各該導(dǎo)接端231的一端突出于各該半導(dǎo)體芯片21’的一側(cè)邊，且該導(dǎo)接端231上方無相鄰的半導(dǎo)體芯片21’ ；以及多個導(dǎo)電組件31，其垂直地豎設(shè)于該基板30上，且各該導(dǎo)電組件31電性連接該基板30及其上方的導(dǎo)接端 231。于前述的多芯片垂直堆棧的封裝件中，還包括U形導(dǎo)接端233，其中間段連接該電極墊211，且該U形導(dǎo)接端233的兩端突出于各該半導(dǎo)體芯片21’的一側(cè)邊。于本實施例的封裝件中，該半導(dǎo)體芯片21’上還設(shè)有導(dǎo)線架23的本體部230，且該本體部230包括一矩形體或多個L形體。依上述的封裝件中，該導(dǎo)接端231借由異方性導(dǎo)電膠以電性連接至各該電極墊211。于本發(fā)明的封裝件中，該本體部230借由粘著層22以接置在半導(dǎo)體芯片21’上。綜上所述，相比于現(xiàn)有技術(shù)，由于本發(fā)明的多芯片垂直堆棧的封裝件借由導(dǎo)線架以做為各半導(dǎo)體芯片的電性連接組件，所以可有效控制各該半導(dǎo)體芯片之間的間距至最小高度；此外，本發(fā)明的封裝件為交錯偏移地堆棧，因此可避免各該半導(dǎo)體芯片之間的短路問題；而且，半導(dǎo)體芯片不需制作線路重布層(RDL)或進(jìn)行打線工藝，只需貼合導(dǎo)線架，再者本發(fā)明可在制作過程中測試電極墊與其上的導(dǎo)接端的結(jié)合狀態(tài)，故整體成本較低且良率較聞。上述實施例用以例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修改。因此本發(fā)明的權(quán)利保護范圍，應(yīng)如權(quán)利要求書所列。
權(quán)利要求
1.一種多芯片堆棧的封裝件，其包括: 基板； 多個具有電極墊的半導(dǎo)體芯片，其交錯地堆棧于該基板上，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端則突出于各該半導(dǎo)體芯片的一側(cè)邊；以及導(dǎo)電組件，其用以電性連接該基板及該導(dǎo)接端。
2.根據(jù)權(quán)利要求1所述的多芯片堆棧的封裝件，其特征在于，該封裝件還包括U形導(dǎo)接端，其中間段連接該電極墊，且該U形導(dǎo)接端的兩端突出于各該半導(dǎo)體芯片的該側(cè)邊。
3.根據(jù)權(quán)利要求1所述的多芯片堆棧的封裝件，其特征在于，該半導(dǎo)體芯片上還設(shè)有導(dǎo)線架本體部。
4.根據(jù)權(quán)利要求3所述的多芯片堆棧的封裝件，其特征在于，該本體部包括一矩形體或多個L形體。
5.根據(jù)權(quán)利要求1所述的多芯片堆棧的封裝件，其特征在于，該導(dǎo)接端借由異方性導(dǎo)電膠電性連接至各該電極墊。
6.一種多芯片堆棧的封裝件，其包括: 基板； 多個具有電極墊的半導(dǎo)體芯片，其堆棧于該基板上，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊，且該等半導(dǎo)體芯片間還設(shè)有導(dǎo)線架本體部；以及 導(dǎo)電組件，其用以電性連接該基板及該導(dǎo)接端。
7.根據(jù)權(quán)利要求6所述的多芯片堆棧的封裝件，其特征在于，該導(dǎo)接端借由異方性導(dǎo)電膠電性連接至各該電極墊。
8.—種多芯片堆棧的封裝件的制法，其包括: 于一基板上交錯地堆棧多個具有電極墊的半導(dǎo)體芯片，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，且該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊；以及 以多個導(dǎo)電組件電性連接該基板及該導(dǎo)接端。
9.根據(jù)權(quán)利要求8所述的多芯片堆棧的封裝件的制法，其特征在于，該半導(dǎo)體芯片的制作步驟包括: 于一承載板上接置具有多個電極墊的基材； 切割該基材，而成為多個具有該電極墊的半導(dǎo)體芯片； 于該等半導(dǎo)體芯片上接置橫跨該等半導(dǎo)體芯片的導(dǎo)線架，且該導(dǎo)線架具有多個對應(yīng)電性連接至該電極墊的導(dǎo)接端； 切割該導(dǎo)線架，并令各該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊；以及 移除該承載板，以分離該等半導(dǎo)體芯片。
10.根據(jù)權(quán)利要求9所述的多芯片堆棧的封裝件的制法，其特征在于，該導(dǎo)線架還具有本體部，該本體部與導(dǎo)接端分別接置在不同的該半導(dǎo)體芯片上。
11.根據(jù)權(quán)利要求10所述的多芯片堆棧的封裝件的制法，其特征在于，于切割該導(dǎo)線架后，還包括移除該本體部。
12.根據(jù)權(quán)利要求8所述的多芯片堆棧的封裝件的制法，其特征在于，該導(dǎo)接端借由異方性導(dǎo)電膠電性連接至各該電極墊。
13.根據(jù)權(quán)利要求9所述的多芯片堆棧的封裝件的制法，其特征在于，切割該導(dǎo)線架的切割線寬度小于切割該基材的切割線寬度。
14.根據(jù)權(quán)利要求9所述的多芯片堆棧的封裝件的制法，其特征在于，該導(dǎo)線架包括多個具有該導(dǎo)接端的U形體，各該U形體的兩端分別電性連接至不同該半導(dǎo)體芯片的電極墊。
15.根據(jù)權(quán)利要求14所述的多芯片堆棧的封裝件的制法，其特征在于，該導(dǎo)線架的切割包括先切割各該U形體的中間段，再切割各該U形體的兩臂段。
16.根據(jù)權(quán)利要求14所述的多芯片堆棧的封裝件的制法，其特征在于，切割各該U形體的中間段后，還包括借由該U形體的兩臂段進(jìn)行電性測試，再切割各該U形體的兩臂段。
17.根據(jù)權(quán)利要求9所述的多芯片堆棧的封裝件的制法，其特征在于，該導(dǎo)線架呈網(wǎng)狀分布并連接全部該等半導(dǎo)體芯片。
18.根據(jù)權(quán)利要求9所述的多芯片堆棧的封裝件的制法，其特征在于，部分該導(dǎo)接端借由一中間段相連以構(gòu)成U形導(dǎo)接端，其中間段連接該電極墊，且該U形導(dǎo)接端的兩端突出于各該半導(dǎo)體芯片的一側(cè)邊。
19.一種多芯片堆棧的封裝件的制法，其包括: 提供一具有多個半導(dǎo)體芯片的基材，各該半導(dǎo)體芯片具有電極墊； 設(shè)置線路于該電極墊上，且各該線路用于將一該半導(dǎo)體芯片的電極墊電性連接至一相鄰的半導(dǎo)體芯片的電極墊； 切割該基材，以分離各該半導(dǎo)體芯片； 切割該線路，以使各該半導(dǎo)體芯片之間分離，且該線路的一端突出于該半導(dǎo)體芯片的一側(cè)邊； 于一基板上堆棧該等半導(dǎo)體芯片；以及 以多個導(dǎo)電組件電性連接該基板及該線路。
20.根據(jù)權(quán)利要求19所述的多芯片堆棧的封裝件的制法，其特征在于，制作該基材、第一阻層與線路的步驟包括: 于一承載板上形成該第一阻層，且該第一阻層具有多個外露該承載板的該第一阻層開孔； 于各該第一阻層開孔中形成該線路； 結(jié)合該基材與該線路，該線路用于將一該半導(dǎo)體芯片的電極墊電性連接至一相鄰的半導(dǎo)體芯片的電極墊；以及移除該承載板。
21.根據(jù)權(quán)利要求19所述的多芯片堆棧的封裝件的制法，其特征在于，制作該基材、第一阻層與線路的步驟包括: 于該基材上形成該第一阻層，且該第一阻層上形成有多個外露該半導(dǎo)體芯片的電極墊的第一阻層開孔； 于該第一阻層與基材上形成導(dǎo)電層； 于該導(dǎo)電層上形成第二阻層，該第二阻層具有多個對應(yīng)該第一阻層開孔的第二阻層開孔；于各該第二阻層開孔中電鍍形成該線路；以及 移除該第二阻層及其所覆蓋的導(dǎo)電層。
22.根據(jù)權(quán)利要求19所述的多芯片堆棧的封裝件的制法，其特征在于，該線路的材質(zhì)為銅。
23.根據(jù)權(quán)利要求19所述的多芯片堆棧的封裝件的制法，其特征在于，該制法還包括于該線路上形成鎳/鈀/金層。
24.根據(jù)權(quán)利要求19項所述的多芯片堆棧的封裝件的制法， 其特征在于，切割該線路的切割線寬度小于切割該基材的切割線寬度。
全文摘要
一種多芯片堆棧的封裝件及其制法，該封裝件包括基板、多個具有電極墊的半導(dǎo)體芯片與導(dǎo)電組件，該等半導(dǎo)體芯片為交錯地堆棧于該基板上，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊，該等導(dǎo)電組件設(shè)于該基板上，且電性連接該導(dǎo)接端與基板。相比于現(xiàn)有技術(shù)，本發(fā)明能夠減低整體封裝件的厚度，并增進(jìn)整體良率與降低整體成本。
文檔編號H01L23/495GK103208486SQ20121004075
公開日2013年7月17日 申請日期2012年2月21日 優(yōu)先權(quán)日2012年1月17日
發(fā)明者蔡芳霖, 江政嘉, 劉正仁, 施嘉凱, 張翊峰 申請人:矽品精密工業(yè)股份有限公司