專利名稱：具有電阻電路的半導體裝置的制作方法
技術領域：
本發(fā)明涉及由在同一半導體襯底上具有電阻電路的半導體集成電路構(gòu)成的半導體裝置。
背景技術：
關于半導體集成電路中使用的電阻，會使用在單晶硅半導體襯底中注入導電類型與半導體襯底相反的雜質(zhì)而得的擴散電阻、以及由注入雜質(zhì)后的多晶硅構(gòu)成的多晶硅電阻
坐寸ο圖2是以往的電阻電路中使用的電阻元件與絕緣柵場效應晶體管(以下簡稱為 MISFET)組合后的截面圖。MISFET 102由薄的柵氧化膜3、源/漏區(qū)4和柵極5構(gòu)成，周圍由厚的分離用氧化膜2包圍。在它們之上形成中間絕緣膜8，經(jīng)由接觸孔9通過金屬配線10進行電連接。另外，電阻元件101由層疊在平坦的厚分離用氧化膜2上的多晶硅膜構(gòu)成。在構(gòu)成電阻元件的多晶硅膜上形成有兩端的高濃度雜質(zhì)區(qū)6和夾在中間的低濃度雜質(zhì)區(qū)7。電阻元件的電阻值由以下因素確定由高電阻的低濃度雜質(zhì)區(qū)7的雜質(zhì)濃度確定的電阻率、以及該區(qū)域的長度和寬度。高濃度雜質(zhì)區(qū)6用于進行與金屬配線的歐姆(ohmic)連接。在電阻元件101上形成中間絕緣膜8，經(jīng)由接觸孔9通過金屬配線10進行電連接。并且，在同一襯底表面上，經(jīng)由金屬配線串聯(lián)或并聯(lián)地連接多個圖2的電阻元件而形成半導體集成電路中使用的電阻電路。形成在MISFET 102和電阻元件101上的中間絕緣膜8含硼或磷，通過850°C以上的熱處理而平坦化，減輕半導體集成電路內(nèi)的膜圖案所導致的高低階差。另外，在形成了金屬配線之后，在其上設置氮化硅膜鈍化層11作為保護膜。如上所述平坦化的中間絕緣膜8上設置的接觸孔根據(jù)其下面的結(jié)構(gòu)而深度不同。在前面的例子中，設置在半導體襯底上的源/漏區(qū)上的中間絕緣膜最厚，電阻元件上的中間絕緣膜最薄。因此，在各自上形成接觸孔的情況下，源/漏區(qū)上的接觸孔最深，電阻元件上的接觸孔最淺。在同時形成這兩者的接觸孔的情況下，中間絕緣膜薄的電阻元件上的接觸孔先開ロ，所以在源/漏區(qū)上的接觸孔完全開ロ之前，電阻元件上的接觸孔將會被過度地進行過蝕刻。因此，需要進行多晶硅膜的具有在該過蝕刻時接觸孔不會穿透電阻元件的余量的膜厚設定，或者需要對于蝕刻的耐受性。作為解決這個問題的手段，例如提出了圖3、圖4那樣的方法。在圖3中，為了提高過蝕刻耐受性，在厚的多晶硅16上形成有與金屬配線10連接的接觸孔9。另ー方面，電阻元件本體由薄多晶硅7構(gòu)成，厚多晶硅16和該薄多晶硅7經(jīng)由在與金屬配線連接的接觸孔9之外設置的連通孔13進行連接。另外，在圖4中，與圖3中的厚多晶硅相應的部分被替換為形成于半導體襯底上的雜質(zhì)擴散區(qū)域17。從而，同樣地，電阻元件本體由薄多晶硅7構(gòu)成，雜質(zhì)擴散區(qū)域17和該薄多晶硅7經(jīng)由在與金屬配線10連接的接觸孔9之外設置的連通孔13進行連接。例如專利文獻I公開了這樣的提供多晶硅電阻的方法。專利文獻I :日本特開平09-051072號公報關于以往的電阻元件的制作，存在以下的問題。例如在采用多晶硅電阻的情況下，有時期望多晶硅膜的薄膜化，以提高電阻值的精度或者提高電阻。特別是近年來隨著裝置的功能增強，層疊膜厚的控制性得以提高，因此，薄膜的實現(xiàn)變得容易。但是，由于存在上述的薄膜的過蝕刻耐受性的問題，難以在半導體集成電路中利用由500A以下的薄膜構(gòu)成的電阻元件。除了圖3、圖4的方法，為了實現(xiàn)薄膜的電阻元件，還有將各自的接觸蝕刻掩模以及蝕刻エ序分開來形成的方法。但是，該方法存在由于增加了掩模エ序而導致成本上升的問題。另外，在形成了一方的接觸孔之后形成另一方的接觸孔時，需要在最先形成的接觸孔開ロ的狀態(tài)下進行光刻エ序，可能導致污染或異物附著等而降低品質(zhì)。

發(fā)明內(nèi)容
本發(fā)明為了解決上述問題，采用如下結(jié)構(gòu)。S卩，本發(fā)明的具有電阻電路的半導體裝置的特征在于具有由第一薄膜構(gòu)成的電阻元件；形成在所述電阻元件上的第二薄膜；形成在所述第二薄膜上的中間絕緣膜；設置在所述中間絕緣膜中的、所述電阻元件上的接觸孔，其貫通所述第二薄膜，深度達到所述第一薄膜；形成在所述接觸孔上的金屬配線?；蛘?，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜位于所述第一薄膜上，且平面形狀與由所述第一薄膜構(gòu)成的電阻元件相同?；蛘?，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含所述接觸孔在內(nèi)的分開的區(qū)域中。或者，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含由所述第一薄膜構(gòu)成的電阻元件而比電阻元件更廣的區(qū)域中。另外，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第一薄膜的厚度為500A以下。另外，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第一薄膜是第一多晶硅膜，含有雜質(zhì)濃度處于IXio15 5X1019atomS/Cm3的范圍內(nèi)的第一導電類型的雜質(zhì)?；蛘?，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第一薄膜是CrSi或CrSiN 或 CrSiO 或 NiCr 或 TiN 膜。或者，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜是含有導電類型與第一多晶硅相反的雜質(zhì)的第二多晶硅膜?；蛘?，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜是不含雜質(zhì)的第二多晶硅膜。或者，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜是氮化硅 膜。另外，本發(fā)明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜的膜厚是150A 350A。根據(jù)本發(fā)明，容易形成500A以下的電阻元件薄膜，能夠提供由內(nèi)置了高精度或高電阻的電阻元件的半導體集成電路構(gòu)成的半導體裝置。


圖I是包括本發(fā)明第一實施例的電阻元件以及MISFET在內(nèi)的示意截面圖。圖2是包括以往的電阻元件以及MISFET在內(nèi)的示意截面圖。圖3是以往的電阻元件的示意截面圖。
圖4是以往的電阻元件的示意截面圖。圖5是用于制作本發(fā)明第一實施例的電阻元件以及MISFET的エ藝流程截面圖。圖6是用于制作本發(fā)明第一實施例的電阻元件以及MISFET的接續(xù)圖5的エ藝流程截面圖。圖7是包括本發(fā)明第二實施例的電阻元件以及MISFET在內(nèi)的示意截面圖。圖8是包括本發(fā)明第三實施例的電阻元件以及MISFET在內(nèi)的示意截面圖。圖9是包括本發(fā)明第四實施例的電阻元件以及MISFET在內(nèi)的示意截面圖。標號說明I半導體襯底；2分離用氧化膜；3柵絕緣膜；4源/漏區(qū)；5柵極；6多晶硅高濃度雜質(zhì)區(qū)域；7多晶硅低濃度雜質(zhì)區(qū)域；8中間絕緣膜；9接觸孔；10金屬配線；11鈍化膜；12氮化硅膜；13連通孔；14多晶硅薄膜；15層間絕緣膜；101電阻元件；102 MISFET。
具體實施例方式下面基于附圖對本發(fā)明的實施方式進行說明。圖I是內(nèi)置了本發(fā)明電阻元件的半導體集成電路的第一實施例的示意截面圖。電阻電路使用的本發(fā)明的電阻元件101和作為絕緣柵場效應晶體管的MISFET 102被組合起來。MISFET 102由薄的柵氧化膜3、源/漏區(qū)4和柵極5構(gòu)成，周圍被厚的分離用氧化膜2圍起。在它們之上形成有中間絕緣膜8，經(jīng)由接觸孔9通過金屬配線10進行電連接，這與以往是相同的。另ー方面，電阻元件101由半導體襯底I上的平坦的厚分離用氧化膜I上所層疊的多晶硅膜形成，在其上還層疊有氮化硅膜12等的絕緣物。構(gòu)成電阻元件的多晶硅具有低濃度雜質(zhì)區(qū)域7和其兩端的高濃度雜質(zhì)區(qū)域6，電阻元件的電阻值由高電阻的低濃度雜質(zhì)區(qū)域7的雜質(zhì)濃度和該區(qū)域的尺寸確定，高濃度雜質(zhì)區(qū)域6用于進行與金屬配線10的歐姆連接，這與以往是相同的。其上的氮化硅膜12是絕緣膜，所以電阻元件的電阻值基本上由低濃度雜質(zhì)區(qū)域的雜質(zhì)濃度確定。在電阻元件101上形成有中間絕緣膜8，經(jīng)由接觸孔9通過金屬配線10進行電連接。此時，該接觸孔9貫通中間絕緣膜8以及電阻元件上的氮化硅膜12雙方，到達構(gòu)成電阻元件的多晶硅的高濃度雜質(zhì)區(qū)域6，實現(xiàn)電連接。通過熱處理等平坦化后的中間絕緣膜8上設置的接觸孔根據(jù)其下面的構(gòu)造而深度不同，電阻元件上的接觸孔最淺。因此，在通過同一掩模エ序形成所有接觸孔的情況下，如果是現(xiàn)有技木，則中間絕緣膜較薄的電阻元件上的接觸孔先開ロ，所以可能在全部接觸孔開ロ之前，電阻元件上的接觸孔會被過度地過蝕刻，在電阻元件較薄的情況下，接觸孔會穿透電阻元件。但在本發(fā)明中，新設置的電阻元件上的氮化硅膜的蝕刻速率比中間絕緣膜低，起到了延緩接觸孔貫通電阻元件的效果。因此，即使使用500A以下的較薄的多晶硅作為電阻元件，也不會發(fā)生接觸孔的穿透，可以實現(xiàn)良好的接觸。利用圖5(a)至圖6(c)說明本發(fā)明的半導體集成電路的制造方法的一例。最初，如圖5 (a)所示，準備半導體襯底I，通過LOCOS氧化膜形成エ序、柵氧化膜形成エ序、柵極形成エ序、源/漏區(qū)形成エ序等以往就有的技木，形成作為MISFET主要部分的厚氧化膜2、柵氧化膜3、柵極5和源/漏區(qū)4。接著，如圖5(b)所示，在整個面上層疊層間氧化膜15之后，層疊構(gòu)成電阻元件的多晶硅薄膜。層間絕緣膜用于分離構(gòu)成MISFET的柵極的多晶硅和構(gòu)成電阻元件的多晶硅。 為了實現(xiàn)高電阻或高精度，構(gòu)成電阻元件的多晶硅薄膜設為500A以下的厚度。接著，在半導體襯底上的多晶硅膜內(nèi)全面地進行用于設定電阻率的雜質(zhì)注入，形成多晶硅低濃度雜質(zhì)區(qū)域7。電阻元件的電阻率是通過該雜質(zhì)注入量來調(diào)節(jié)的。作為雜質(zhì)，使用N型的磷或神、P型的硼或BF2等，該雜質(zhì)注入量取決于期望的電阻率，設定為I X IO15 5 X 1019atoms/cm3。接著，通過LPCVD或濺射等任意的方法，在半導體襯底的整個面上層疊本發(fā)明特有的氮化硅膜12。接著，如圖5(c)所示，通過光掩模エ序和蝕刻エ序，把所層疊的多晶硅膜和氮化硅膜12加工成電阻元件的形狀。此時，利用同一抗蝕劑對多晶硅膜和氮化硅膜雙方進行蝕亥IJ，因此雖然増加了本發(fā)明特有的氮化硅膜的層疊エ序，但是掩模エ序沒有増加，基本上不會導致成本上升。然后，通過另ー掩模エ序在多晶硅內(nèi)形成高濃度雜質(zhì)區(qū)域6。該高濃度雜質(zhì)注入エ序也可兼用作用于形成MISFET的源/漏極的高濃度雜質(zhì)注人工序。也就是說，在電阻元件是N型的情況下，可以使用N型源/漏雜質(zhì)作為高濃度雜質(zhì)，在電阻元件是P型的情況下，可以使用P型源/漏雜質(zhì)作為高濃度雜質(zhì)。由此可以進ー步得到削減掩模エ序并降低成本的效果。接著，如圖6(a)所示，在半導體襯底上形成中間絕緣膜8。具體而言，在層疊含磷或硼的氧化膜之后，使用以通過850°C以上的熱處理進行平坦化的回流法為代表的回蝕(etchback)法或CMP法等對所層疊的絕緣膜進行平坦化，由此形成中間絕緣膜8。接著，如圖6 (b)所示，經(jīng)過光掩模エ序，通過中間絕緣膜干蝕刻，在源/漏區(qū)、柵扱、電阻元件等必要部分中一井形成接觸孔9。此時，電阻元件上的接觸孔9穿透多晶硅膜上的氮化硅膜，到達多晶硅膜，但因為氮化硅膜具有適當?shù)暮穸?，所以即便多晶硅膜較薄，而不會出現(xiàn)穿透。接著，如圖6(c)所示，通過金屬膜的層疊和金屬配線10的圖案形成、以及作為最終保護膜的鈍化膜11的層疊和圖案形成，完成了包含本實施例的電阻元件的半導體集成電路。其中在圖6(b)的接觸孔形成エ序中，由于中間絕緣膜下的形狀/結(jié)構(gòu)，接觸孔的深度產(chǎn)生局部差異。例如，最深部分是源/漏區(qū)的接觸孔，最淺部分是電阻元件的接觸孔，之間的差可能有3000A至7000A。在以往的制造方法中，在電阻元件的接觸孔開ロ之后，其它接觸孔完全開ロ之前，該電阻元件的接觸孔至少受到相當于中間絕緣膜3000A至7000A的過度蝕刻，在電阻元件使用500A以下的多晶硅膜的情況下，難以防止接觸孔的穿透。在本發(fā)明中，通過適當調(diào)節(jié)先前的多晶硅膜上的氮化硅膜的膜厚，能夠防止上述的穿透。該膜厚是根據(jù)先前的中間絕緣膜的膜厚差以及蝕刻條件、氮化硅膜的膜質(zhì)等必然地確定的。例如，在接觸蝕刻中的中間絕緣膜與氮化硅膜的選擇比為20 I、且源/漏區(qū)與電阻元件的中間絕緣膜厚度差為5000A的情況下，可以把構(gòu)成電阻元件的多晶硅上的氮化 硅膜的膜厚設定為中間絕緣膜厚度差5000A的1/20即250A。-一般在考慮產(chǎn)生了上述范圍的中間絕緣膜厚度差的情況時，比較妥當?shù)氖菑?50A至350A的范圍中選擇氮化硅膜厚。由此，能夠穩(wěn)定地制作以往難以實現(xiàn)的由500A以下的多晶硅構(gòu)成的電阻元件。另外，如果減小電阻元件所使用的多晶硅膜的膜厚，則能夠?qū)崿F(xiàn)電阻值的高電阻化和高精度化，原因如下所述。在構(gòu)成電阻元件的多晶硅膜內(nèi)的雜質(zhì)濃度相同的情況下，多晶硅膜越薄，則電阻體的截面積越小，所以顯然可實現(xiàn)高電阻化。另ー方面，在電阻值相同的情況下，多晶硅膜越薄，則雜質(zhì)濃度被設定得越濃，所以電阻值偏差減小，可實現(xiàn)高精度化。其原因在干，由多晶硅形成的電阻值主要取決于被存在于多晶硅的晶粒間的界面能級俘獲的載流子，因此載流子的濃度偏差很大程度地影響電阻值偏差。該載流子濃度偏差由注入雜質(zhì)濃度確定，雜質(zhì)濃度變濃時，偏差得以緩和。因此，多晶硅膜的薄膜化有提高電阻元件的電阻值精度的效果。圖7是內(nèi)置了本發(fā)明電阻元件的半導體集成電路的第二實施例的示意截面圖。在該例中，在電阻元件的高濃度雜質(zhì)區(qū)域6上形成了氮化硅膜12，在電阻元件的低濃度雜質(zhì)區(qū)域7上沒有形成氮化硅膜。為了實現(xiàn)該結(jié)構(gòu)，分別地進行電阻元件的構(gòu)圖形成和氮化硅膜12的構(gòu)圖形成，與圖I的結(jié)構(gòu)相比，需要追加I道光掩模エ序。不過因為能夠在對氮化硅膜的構(gòu)圖精度沒有影響的情況下進行電阻元件的構(gòu)圖形成，所以能夠提高電阻元件的蝕刻時的電阻寬度的精度，能夠得到具有高精度電阻值的電阻元件。另外，還有減小電阻元件與上層金屬配線之間的寄生電容的效果。圖8是內(nèi)置了本發(fā)明電阻元件的半導體集成電路的第三實施例的示意截面圖。在該例中，形成在電阻元件上的氮化硅膜12被廣泛地形成為充分覆蓋電阻元件。因此與第ニ實施例同樣，分別地進行電阻元件的構(gòu)圖形成和氮化硅膜的構(gòu)圖形成。并且與第二實施例同樣，因為能夠在對氮化硅膜的構(gòu)圖精度沒有影響的情況下進行電阻元件的構(gòu)圖形成，所以能夠提高電阻元件的蝕刻時的電阻寬度的精度，能夠得到具有高精度電阻值的電阻元件。圖9是內(nèi)置了本發(fā)明電阻元件的半導體集成電路的第四實施例的示意截面圖。在圖I中形成在電阻元件上的膜是氮化硅膜，在本例中換成了不含雜質(zhì)的多晶硅膜14。該多晶硅膜未注入雜質(zhì)，所以有非常高的電阻率，層疊后也不會使下面的電阻元件的電阻值發(fā)生變化。另外，在電阻元件的構(gòu)圖形成時，可以在相同的蝕刻條件下對電阻元件的多晶硅膜和其上的多晶硅膜同時進行蝕刻，所以與第一實施例相比，可以減少蝕刻處理工序數(shù)，具有エ序減少所帶來的降低成本的效果，同時電阻寬度的加工精度也高，可得到具有高精度電阻值的電阻元件。另外，在第四實施例中形成在電阻元件上的膜是不含雜質(zhì)的多晶硅膜，但作為第五實施例，可以換成含有導電類型與電阻元件相反的雜質(zhì)的多晶硅膜。構(gòu)成電阻元件的多晶硅膜與其上覆蓋的多晶硅膜具有導電類型相反的雜質(zhì)，所以保證了電絕緣性，下面的電阻元件的電阻值不會因為其上的多晶硅膜的覆蓋而變化。另外，對于電阻元件上的膜，只要相對于中間絕緣膜，蝕刻選擇比高且對于下面的電阻元件保證足夠的絕緣性即可，可以不限于氮化硅膜和多晶硅膜。也就是說，也可以選擇各種金屬氧化物或金屬氮化物、碳化物等。
另外，本發(fā)明中的構(gòu)成電阻元件的膜不限于多晶硅膜，當然也可以應用CrSi、CrSiN、CrSi0、NiCr、TiN等金屬薄膜等的、大概500A以下的非常薄、且如果直接置換由多晶硅膜構(gòu)成的電阻元件則接觸孔會在蝕刻處理時穿透的電阻用薄膜。
權(quán)利要求
1.ー種具有電阻電路的半導體裝置，其具有電阻電路和絕緣柵場效應晶體管，所述電阻電路包括 由設置在半導體襯底的表面上的分離用氧化膜上所配置的第一薄膜構(gòu)成的電阻元件； 形成在所述電阻元件上的第二薄膜； 形成在所述第二薄膜上的中間絕緣膜； 設置在所述中間絕緣膜中的、所述電阻元件上的接觸孔，其貫通所述第二薄膜，深度到達所述第一薄膜；以及 形成在所述接觸孔上的金屬配線， 所述絕緣柵場效應晶體管設置在所述半導體襯底的、周圍被所述分離用氧化膜包圍的區(qū)域中。
2.根據(jù)權(quán)利要求I所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜位于所述第一薄膜上，平面形狀與由所述第一薄膜構(gòu)成的電阻元件相同。
3.根據(jù)權(quán)利要求I所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜位于所述第一薄膜上，形成在包含所述接觸孔在內(nèi)的分開的區(qū)域中。
4.根據(jù)權(quán)利要求I所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜位于所述第一薄膜上，形成在包含由所述第一薄膜構(gòu)成的電阻元件在內(nèi)的比電阻元件更廣的區(qū)域中。
5.根據(jù)權(quán)利要求I至4中任意一項所述的具有電阻電路的半導體裝置，其中， 所述第一薄膜的厚度為500A以下。
6.根據(jù)權(quán)利要求I至5中任意一項所述的具有電阻電路的半導體裝置，其中， 所述第一薄膜是第一多晶硅膜，含有雜質(zhì)濃度在I X IO15 5X I019atoms/Cm3的范圍內(nèi)的第一導電類型的雜質(zhì)。
7.根據(jù)權(quán)利要求I至5中任意一項所述的具有電阻電路的半導體裝置，其中， 所述第一薄膜是CrSi或CrSiN或CrSiO或NiCr或TiN的薄膜。
8.根據(jù)權(quán)利要求6所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜是含有導電類型與所述第一多晶硅相反的雜質(zhì)的第二多晶硅膜。
9.根據(jù)權(quán)利要求6所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜是不含雜質(zhì)的第二多晶硅膜。
10.根據(jù)權(quán)利要求I至5中任意一項所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜是氮化硅膜。
11.根據(jù)權(quán)利要求10所述的具有電阻電路的半導體裝置，其中， 所述第二薄膜的膜厚為150A至350A。
全文摘要
本發(fā)明涉及具有電阻電路的半導體裝置。其課題是提供由高電阻/高精度的電阻元件構(gòu)成的電阻電路。作為解決手段，在由薄膜化為以下的薄膜材料構(gòu)成的電阻元件上形成氮化硅等的絕緣膜。在通過蝕刻形成接觸孔時，通過該絕緣膜防止接觸孔穿透電阻元件。
文檔編號H01L27/08GK102683344SQ201210063849
公開日2012年9月19日 申請日期2012年3月12日 優(yōu)先權(quán)日2011年3月13日
發(fā)明者原田博文 申請人:精工電子有限公司