專利名稱：屏蔽柵極mosfet器件中的多晶硅層間電介質(zhì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)器件的多晶硅層間電介質(zhì)(多晶娃間電介質(zhì)，inter-poly dielectric)。
背景技術(shù)：
屏蔽柵極溝槽式金屬氧化物半導(dǎo)體場效應(yīng)晶體管MOSFET器件具有的優(yōu)點在干，屏蔽電極可以用于降低柵扱-漏極電容(Cgd)和/或提高柵極溝槽式MOSFET器件的擊穿電壓。在已知的屏蔽柵極溝槽式MOSFET中，溝槽可以包括設(shè)置在柵電極下方的屏蔽電極。屏蔽電極可以通過屏蔽氧化物(例如屏蔽電介質(zhì))而與鄰近的硅區(qū)域絕緣，所述屏蔽氧化物通常比圍繞柵電極的柵極氧化物(例如柵極電介質(zhì))更厚。柵電極和屏蔽電極可以通過稱作多晶硅層間電介質(zhì)(IPD)層的電介質(zhì)層而相互絕緣。iro層通常具有足夠的質(zhì)量和厚度以在柵電極和屏蔽電極之間支撐所需的電壓。已知的屏蔽柵極溝槽式MOSFET器件可以具有許多缺點。首先，柵電極可以具有尖鋭的底角，所述底角可以與屏蔽電極的平坦頂面一起在這些區(qū)域中導(dǎo)致相對高的電場。第二，用于形成IB)層的已知方法可以在溝槽之間的臺面上引入氧化物層(氧化層，oxidelayer)。這種氧化物層可以在形成柵電極之后的某ー時刻除去；然而，當(dāng)除去這種氧化物時，可發(fā)生沿溝槽壁向下的柵極氧化物的蝕刻，這可能導(dǎo)致柵極短路和/或柵極漏電。其他已知技術(shù)將Iro層的形成依賴于柵極電介質(zhì)的形成，由此iro層的厚度可能限于柵極電介質(zhì)厚度的設(shè)定倍數(shù)。這可能使得不能獨立地優(yōu)化柵極電介質(zhì)和/或Iro層。因此，對與屏蔽柵極溝槽式MOSFET器件的形成相關(guān)的裝置和方法存在需求以解決現(xiàn)有技術(shù)的不足并提供其他新且新穎的特征。

發(fā)明內(nèi)容
在一個總體方面中，裝置可以包括設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列(對準，對齊)的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列的屏蔽電扱。所述裝置可以包括第一多晶硅層間電介質(zhì)和第二多晶硅層間電介質(zhì)，其中所述第一多晶硅層間電介質(zhì)具有與垂直于所述軸的面交叉的部分，其中所述面與所述屏蔽電極交叉，所述第二多晶硅層間電介質(zhì)具有與所述面交叉且設(shè)置在所述第一多晶硅層間電介質(zhì)和所述屏蔽電極之間的部分。所述裝置還可以包括具有設(shè)置在所述第一多晶硅層間電介質(zhì)上的部分的柵極電介質(zhì)。在另ー個總體方面中，裝置可以包括設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列(對準，排列)的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列的屏蔽電扱。所述裝置可以包括第一多晶硅層間電介質(zhì)和第二多晶硅層間電介質(zhì)，其中所述第一多晶硅層間電介質(zhì)具有限定沿與所述屏蔽電極交叉的面排列的環(huán)的部分，其中所述面與所述軸垂直，所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與所述屏蔽電極之間的部分。所述裝置還可以包括具有與所述第一多晶硅層間電介質(zhì)耦接的部分的柵極電介質(zhì)。在又一個總體方面中，方法可以包括在設(shè)置在半導(dǎo)體的外延層的溝槽內(nèi)的屏蔽電介質(zhì)內(nèi)形成屏蔽電極，以及除去設(shè)置在所述屏蔽電極上方的所述屏蔽電介質(zhì)的第一部分，使得所述屏蔽電介質(zhì)的第二部分保持與所述溝槽的壁耦接。所述方法還可以包括在所述溝槽內(nèi)形成多晶硅層間電介質(zhì)，所述多晶硅層間電介質(zhì)沿所述屏蔽電介質(zhì)的所述第二部分的厚度小于所述屏蔽電介質(zhì)的所述第一部分和所述屏蔽電介質(zhì)的所述第二部分的結(jié)合厚度(組合厚度)。在附圖和下列描述中陳述了ー個或多個實施方式的細節(jié)。從所述描述和圖以及權(quán) 利要求書，其他特征將是顯而易見的。


圖I是示出了根據(jù)ー個實施方式的屏蔽柵極溝槽式金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)器件的截面圖的框圖。圖2A至圖2G是根據(jù)一個實施方式的屏蔽MOSFET器件的形成的各階段處的示意性截面圖。圖2H是圖2G中所示的屏蔽MOSFET器件的示意性截面圖。圖3是示出了用于形成圖2A至2H中所示的屏蔽電極的方法的流程圖。圖4A至4F是根據(jù)一個實施方式的屏蔽MOSFET器件400的形成的各階段處的示意性截面圖。圖4G是圖4F中所示的屏蔽MOSFET器件的示意性截面圖。圖5是示出了用于形成圖4A至4G中所示的屏蔽電極的方法的流程圖。圖6A至6E是根據(jù)一個實施方式的屏蔽MOSFET器件600的形成的各階段處的示意性截面圖。圖6F是圖6E中所示的屏蔽MOSFET器件的示意性截面圖。圖7是示出了用于形成圖6A至6E中所示的屏蔽電極的方法的流程圖。
具體實施例方式圖I是示出了根據(jù)ー個實施方式的屏蔽柵極溝槽式金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)器件100的截面圖的框圖。所述屏蔽柵極溝槽式MOSFET器件100可以被稱作屏蔽MOSFET器件，因為所述MOSFET器件包括屏蔽電極140。如圖I中所示，在襯底(基板)162 (例如，N+襯底)上設(shè)置外延層160 (例如，N-型)。在外延層160中形成的本本體區(qū)(body regions) 168 (例如，P-型)中形成源極區(qū)166 (例如，N+源極區(qū))和本本體區(qū)164 (例如，重本本體區(qū)，P+本本體區(qū))。溝槽110延伸通過本體區(qū)160并終止在外延層160內(nèi)的漂移區(qū)167中(也可以被稱作外延區(qū))和/或終止在N+襯底中(未示出)。溝槽110包括設(shè)置在溝槽110內(nèi)且圍繞屏蔽電極120 (的至少一部分)的屏蔽氧化物130，并且所述屏蔽氧化物130設(shè)置在(至少部分)由柵極氧化物136 (也可以被稱作柵極氧化物部分)圍繞的柵電極140下方。在一些實施方式中，屏蔽電極120和/或柵電極140可以使用多晶硅材料形成。如圖I中所示，可以在屏蔽MOSFET器件100上方設(shè)置(例如沉積，形成)源電極170，并且可以在襯底162下方設(shè)置(例如沉積，形成)漏極接觸(觸點)150?？梢栽跂烹姌O140和源電極170之間設(shè)置絕緣層190。屏蔽MOSFET器件100可以被構(gòu)造成通過將電壓(例如，柵極電壓，柵扱-源極電壓)施加至屏蔽MOSFET器件100的柵電極140而運行(例如，被激活)，這可以通過形成與柵極氧化物136鄰近(鄰接)的通道(溝道)而將屏蔽MOSFET器件100開啟，使得電流可以在源極區(qū)166和漏極接觸150之間流動。如圖I中所示，溝槽110、屏蔽電極120和柵電極140沿(例如，基本上沿)縱軸X排列(和/或?qū)χ?。在本實施方式中，溝槽110、屏蔽電極120和柵電極140也基本上繞縱軸X對中?？v軸X可以垂直于或基本上垂直于襯底162、外延層160等沿其排列(和/或 對中)的面(或軸)。在本實施方式中，在屏蔽MOSFET器件100內(nèi)的多晶硅層間電介質(zhì)(IPD)區(qū)域(其用虛線表示)可以利用氧化物的各個層(其可共同限定iro層)來構(gòu)造。在一些實施方式中，iro區(qū)域180可以包括在屏蔽MOSFET器件100的處理(例如，半導(dǎo)體處理)期間在屏蔽MOSFET器件100內(nèi)形成的熱氧化物(熱生長氧化物,thermal oxide)和沉積氧化物的組合。如圖I中所示，IB)區(qū)域180中的氧化物可以與屏蔽氧化物130不同(例如，與屏蔽氧化物130分開制造)。例如，在一些實施方式中，在與用于形成屏蔽氧化物130的處理步驟不同的(或與其分開的)處理步驟期間形成在Iro區(qū)域180中包括的ー種或多種氧化物。可以形成IPD區(qū)域180 (或其部分)以消除或顯著減少可能在熱IH)處理期間形成的柵電極140的不期望的突出(突起)(未示出)。在一些實施方式中，如果使用多晶硅材料形成柵電極140，則所述突出可以是多晶硅突出。在一些實施方式中，如圖I中所示，柵電極140的突出(在圖I中未示出)可以延伸到旁側(cè)于(橫向干，側(cè)向子，lateral to)(和/或鄰近于(鄰接于,adjacent to))屏蔽電極120的IPD區(qū)域180的區(qū)域182中。因此，所述突出可以在屏蔽電極120的頂面122下方延伸并且可以以相對尖銳的點(當(dāng)以橫截面觀察時)限定尖端(fangs)。柵電極140的突出(如果存在)可導(dǎo)致相對高的(且不期望的)輸入電容(例如，柵扱-源極電容(Cgs)和/或不期望的反向漏電流(例如，柵極漏電流(Igss))。因此，用于消除(或減少)突出的根據(jù)本文中描述的IPD區(qū)域180的形成可以導(dǎo)致降低的輸入容量和/或降低的反向漏電流。另外，柵電極140的底面142可以沒有(或基本上沒有)突出，且沿或基本上沿面Y排列，所述面Y與縱軸X垂直(或基本垂直)。換言之，柵電極140的底面142可以是平坦或基本平坦的。在一些實施方式中，與其中僅將屏蔽氧化物130用作場氧化物的方法相比，與屏蔽MOSFET器件100有關(guān)的處理可以在其中屏蔽MOSFET器件100是一部分的MOSFET器件陣列的外部容許更厚的場氧化物(未示出)?？梢允褂酶鞣N處理技術(shù)(例如，半導(dǎo)體處理技術(shù))來形成圖I中所示的屏蔽MOSFET器件100的IPD區(qū)域180。例如，在一些實施方式中，可以在屏蔽MOSFET器件100內(nèi)形成屏蔽電極120之后將屏蔽氧化物130 (或其至少一部分)回蝕刻(例如，除去)以暴露溝槽110的硅壁(例如，由溝槽110限定的硅壁)的至少一部分(例如，側(cè)壁)并暴露屏蔽電極120的至少一部分(例如，頂部)?？梢詫⑵帘坞姌O120的暴露部和暴露的硅(來自蝕刻)熱氧化(例如，熱氧化而形成熱氧化物層)，然后可以將沉積氧化物(例如，沉積氧化物膜、薄沉積氧化物)用于填充間隙(例如，其中以其他方式形成突出的間隙)。熱氧化物和/或沉積氧化物可以限定iro區(qū)域180的一部分?？梢栽跂艠O氧化之前將熱氧化物的一部分和/或沉積氧化物的一部分蝕刻以暴露溝槽110的硅壁(例如，側(cè)壁)。在一些實施方式中，在對熱氧化物(thermal oxide)和/或沉積氧化物的一部分進行蝕刻之前，可以進行氧化步驟以使沉積氧化物致密化和/或以繼續(xù)氧化屏蔽電極120 (其可以由多晶硅材料制成)。作為另ー個實例，可以將屏蔽氧化物130部分回蝕刻(例如，部分除去)，使得不暴露溝槽Iio的壁(例如，側(cè)壁)，而是仍然被屏蔽氧化物130的至少一部分(例如，頂部)覆蓋。屏蔽氧化物130的蝕刻出來的區(qū)域可以用沉積氧化物(例如，沉積氧化物的薄層)填充。沉積氧化物可以限定Iro區(qū)域180的一部分。可以在柵極氧化之前將沉積氧化物的一部分蝕刻以暴露溝槽110的硅壁。在一些實施方式中，在對沉積氧化物進行蝕刻之前，可以進行氧化步驟從而使沉積氧化物致密化和/或從而氧化屏蔽電極120 (其可以由多晶硅材料制成)。
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作為又ー個實例，可以在屏蔽MOSFET器件100內(nèi)形成屏蔽電極120之后將屏蔽氧化物130回蝕刻(例如，部分除去)以暴露溝槽110的硅壁(例如，由溝槽110限定的硅壁)的至少一部分(例如,側(cè)壁)并暴露屏蔽電極120的至少一部分(例如，頂部)?？梢詫⒊练e氧化物(例如，沉積氧化物膜、薄沉積氧化物)用于填充間隙(例如，其中以其他方式形成突出的間隙)井覆蓋屏蔽電極120的暴露部分和暴露的硅(來自蝕刻)。沉積氧化物可限定Iro區(qū)域180的至少一部分。可以在柵極氧化之前將沉積氧化物的一部分蝕刻以暴露溝槽110的硅壁。在一些實施方式中，在對沉積氧化物進行蝕刻之前，可以進行氧化步驟以使沉積氧化物致密化和/或以繼續(xù)氧化屏蔽電極120 (其可以由多晶硅材料制成)。連同圖2至7描述了與可用于制造圖I中所示的IPD區(qū)域180的處理技術(shù)相關(guān)的更多細節(jié)。在一些實施方式中，可以在ー個或多個分立的部件中包括屏蔽MOSFET器件100和與屏蔽MOSFET器件100類似的其他MOSFET器件(未示出)。在這樣的實施方式中，屏蔽MOSFET器件100和其他MOSFET器件(未示出)可共同起單個MOSFET器件的作用。在一些實施方式中，屏蔽MOSFET器件100可以包括在(例如，集成在)例如計算裝置(未示出)中。在一些實施方式中，計算裝置可以是例如計算機、個人數(shù)字助理(PDA)、存儲部件(例如，硬盤驅(qū)動器)、主計算機、電子測量裝置、數(shù)據(jù)分析裝置、手機、電源、自動電子電路、電子裝置等。在一些實施方式中，可以將屏蔽MOSFET器件100用于各種應(yīng)用如將電源與具有負載的電子裝置連接的開關(guān)中。盡管連同圖I描述的屏蔽MOSFET器件100是N-型屏蔽MOSFET器件，但是可以在P-型屏蔽MOSFET器件中實施本文中描述的原理。例如，對于P通道器件可以相應(yīng)地反轉(zhuǎn)導(dǎo)電類型(N-型和P-型)。圖2A至2G是根據(jù)一個實施方式的屏蔽MOSFET器件200的形成的各階段處的示意性截面圖。因為屏蔽MOSFET器件200具有鏡面特征，所以將以單側(cè)來討論屏蔽MOSFET器件200。另外，由圖2A至2G中所示的橫截面圖描繪的處理順序僅是示例性的。因此，簡化了各種處理步驟和/或未示出中間處理步驟。盡管以氧化物來討論圖2A至2G中的處理，但是在一些實施方式中，可以用任何類型的介電材料來代替氧化物。如圖2A中所示，使用例如掩模和/或硅蝕刻處理技術(shù)而在外延層204中形成溝槽210。在一些實施方式中，可以使用可包括氣相蝕刻劑諸如例如SF6/He/02化學(xué)品的蝕刻エ藝來形成溝槽210。在一些實施方式中，溝槽210的壁的角可以為相對于外延層204頂面的約60度至相對于外延層204頂面的約90度(即，垂直側(cè)壁)。在一些實施方式中，外延層204可以是或可以包括例如設(shè)置在導(dǎo)電的(例如，高度導(dǎo)電的)η-型襯底(未示出)上的摻雜的(例如，相對輕地摻雜的)η-型外延層。在ー些實施方式中，可以在襯底上形成(例如，限定、沉積)(其中形成了屏蔽MOSFET器件200的)外延層204。在一些實施方式中，溝槽210可以被構(gòu)造成在外延層204內(nèi)終止或者更深地延伸以在襯底(未示出)內(nèi)終止。形成了對溝槽210(例如，溝槽210的壁和底部)以及與溝槽210鄰近的臺面區(qū)206 的表面加襯的屏蔽氧化物230。在一些實施方式中，可以使用約800°C至1200°C (例如，1，150°C )的相對高溫度氧化(例如，干氧化)來形成屏蔽氧化物。在一些實施方式中，氧化的相對高溫度可導(dǎo)致溝槽210的底角變圓(從而使得如圖2A中所示，溝槽210具有圓底)。在一些實施方式中，可以使用熱形成的(例如，生長的)氧化物和/或沉積氧化物的任意組合來形成屏蔽氧化物230。還如圖2A中所示，使用多晶硅沉積處理技術(shù)來沉積多晶硅以填充溝槽210。沉積的多晶硅可以凹陷(凹入)到溝槽210中以形成屏蔽電極220。將屏蔽電極220設(shè)置在屏蔽氧化物230內(nèi)，使得暴露在屏蔽電極220上方的屏蔽氧化物230的至少一部分231。在一些實施方式中，屏蔽氧化物230可以具有在100 A和2500 A之間(例如，1,250 A)的厚度(例如，在溝槽210的底部且在屏蔽電極220下方的底部厚度，沿溝槽210的壁的側(cè)面厚度)?？梢詫⑵帘窝趸?30的暴露部231 (例如，屏蔽氧化物230在屏蔽電極220的頂面222上方的部分)(示于圖2A中)除去(例如，使用蝕刻エ藝除去)，使得如圖2B中所示，暴露溝槽210的壁212 (例如，側(cè)壁)的至少一部分。換言之，如圖2B中所示，屏蔽氧化物230在屏蔽電極220的頂面222下方凹陷(凹進)(以形成凹陷部(凹進部)235 (例如，凹槽，凹處(空腔，cavity)))(從而暴露屏蔽電極220的壁(例如，側(cè)壁)的至少一部分)。如圖2B中所示，凹陷部分在溝槽210的壁212 (例如，側(cè)壁)與屏蔽電極220的壁(例如，側(cè)壁)之間延伸。在其中屏蔽電極220包括氧化物組分的一些實施方式中，可以將濕式緩沖氧化物蝕刻用于除去暴露的屏蔽氧化物230以暴露溝槽210的壁212。盡管未示出，但是在ー些實施方式中，在除去屏蔽氧化物230的暴露部231 (示于圖2A中)之后，可以在溝槽210的暴露壁212上形成熱氧化物。在一些實施方式中，可以在隨后的處理步驟之前將熱氧化物除去(例如，使用蝕刻エ藝除去)。如圖2C中所示，在鄰近(例如，限定)溝槽210的臺面區(qū)206的表面(例如，頂面)上方并且在屏蔽電極220的頂部222上方，沿溝槽210的暴露壁212形成(例如使用熱氧化工藝形成)熱氧化物層232。熱氧化可以氧化屏蔽電極220的頂部222，從而導(dǎo)致圓頂輪廓。屏蔽電極220的圓頂可導(dǎo)致在屏蔽電極220和后面形成的柵電極240 (示于圖2G中)之間的區(qū)域中的電場下降(例如，最小化)。
如圖2C中所示，橫向(旁側(cè)，側(cè)向)(和/或鄰近)于屏蔽電極220的凹陷部235沒有被熱氧化物層232完全填充。而是，通過熱氧化物層232 (其保形地形成在凹陷部235內(nèi))來限定凹陷部233 (例如，凹處、凹槽)。在一些實施方式中，熱氧化物層232可以通過進行低溫濕式氧化，隨后進行高溫干式氧化來形成。在一些實施方式中，熱氧化可以獲得具有約100至1500 A范圍內(nèi)的厚度Tl的熱氧化物層232。在一些實施方式中，熱生長氧化物層232的厚度Tl可以大于1500 A或小于100 A。在一些實施方式中，可以進行約600至1000°C (例如，850°C )的相對低溫度的熱氧化，使得可以沿屏蔽電極220的頂部形成比沿溝槽210的壁212 (例如，厚度Tl)和/或在臺面區(qū)206上方更厚的熱氧化物層232。在這樣的實施方式中，在I . 5 I至2 I范圍內(nèi)的厚度比可以是期望的。例如，在一些實施方式中，熱氧化處理可以獲得熱氧化物 層232，其沿屏蔽電極的頂面具有約1500至2,000 A (例如，1,850 A)厚度且沿溝槽210的壁212和/或臺面表面206具有約1000至1,500 A (例如，1,250人)的厚度。在圖2D中，可以在熱氧化物層232上沉積(例如在其上形成)沉積氧化物234的層(例如，保形層(共形層,conformal layer))。在一些實施方式中，沉積氧化物層234可以使用化學(xué)氣相沉積(CVD)處理技術(shù)來沉積。例如，可以在約400°C至600°C (例如，510°C)的溫度和約300至600托(例如，480托)的壓カ下，使用次大氣壓化學(xué)氣相沉積(SACVD)四こ基正硅酸鹽(TEOS)/臭氧エ藝來形成沉積氧化物層234。在一些實施方式中，可以在熱氧化物層232上形成(例如沉積)沉積氧化物層234，使得不出現(xiàn)(或基本不出現(xiàn))成洞(voiding)。可以形成沉積氧化物層234，使得凹陷部233被沉積氧化物層234完全填充。如果未填充(或至少部分填充)，則凹陷部233可導(dǎo)致柵電極的突出(未示出)的形成。換言之，鄰近(和/或橫向(旁側(cè)))于屏蔽電極220的壁221 (例如，側(cè)壁)的至少一部分的凹陷部233被沉積氧化物層234完全填充。因此，沉積氧化物層234具有設(shè)置在凹陷部233內(nèi)的突出。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層234致密化。在一些實施方式中，可以使用回流エ藝從而回流沉積氧化物層234，這可以減少沉積氧化物層234內(nèi)的空隙或缺陷。在一些實施方式中，沉積氧化物層234的厚度T2與熱氧化物層232的厚度Tl近似相同。在一些實施方式中，沉積氧化物層234的厚度T2小于熱氧化物層232的厚度Tl，或者大于熱氧化物層232的厚度Tl。在一些實施方式中，沉積氧化物層234的厚度T2為約100至1500 A。在一些實施方式中，沉積氧化物層234的厚度T2可以大于1500 A或小于100A。沉積氧化物層234的厚度T2可以薄于可用于利用沉積膜填充全部溝槽的エ藝中的沉積膜。這可以導(dǎo)致降低的處理成本和/或消除(或降低)對溝槽輪廓、溝槽填充和/或沉積膜中的空隙的敏感性。如圖2E中所示，將熱氧化物層232和沉積氧化物層234向下除去(例如，使用蝕刻エ藝除去)到溝槽210中并達到期望深度D1。在一些實施方式中，將在臺面區(qū)206之上且沿溝槽210的壁212 (例如，側(cè)壁)的熱氧化物層232的部分和/或沉積氧化物層234的部分完全除去。在一些實施方式中，可以不將熱氧化物層232和/或沉積氧化物層234完全除去。在一些實施方式中，可以對熱氧化物層232和沉積氧化物層234進行蝕刻，使得熱氧化物層232的僅一部分保持設(shè)置在屏蔽電極220上，并且也可以保留沉積氧化物層234在凹陷部233內(nèi)的部分。換言之，可以對熱氧化物層232和沉積氧化物層234進行蝕刻，使得將在屏蔽電極220上的所有沉積氧化物層234除去，并且熱氧化物層232的僅一部分保持設(shè)置在屏蔽電極220上。在一些實施方式中，可以使用各向同性蝕刻エ藝(例如，濕式蝕刻エ藝)來進行熱氧化物層232和沉積氧化物層234的除去(例如，回蝕刻)。在一些實施方式中，蝕刻可以是或者可以包括干式各向異性等離子蝕刻和/或濕式蝕刻以實現(xiàn)期望的厚度T3和/或以確保將沿溝槽210的壁212 (例如，側(cè)壁)和/或在臺面區(qū)206上的氧化物完全除去。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層234致密化。在一些實施方式中，可以進行干式蝕刻和隨后的致密化，然后進行濕式蝕刻。保留的熱氧化物層232的部分和沉積氧化物層234的部分可以設(shè)置在多晶硅層間電介質(zhì)(IPD)區(qū)域280內(nèi)。因此，保留在溝槽210內(nèi)的熱氧化物層232的部分和沉積氧化 物層234的部分可以共同限定IB)層(也可以被稱作IPD電介質(zhì)或堆)。在一些實施方式中，iro區(qū)域280中的iro層的厚度T3可以在約ιοο至1500 A的范圍中。在一些實施方式中，iro區(qū)域280中的IPD層的厚度T3可以大于1500 A或小于100 A。橫向(旁側(cè)，側(cè)向)于屏蔽電極220的壁(例如，側(cè)壁)的IPD區(qū)域280中的II3D層(其可以包括熱氧化物層232和沉積氧化物層234的至少一部分)的厚度T4可以大于設(shè)置在屏蔽電極220上方的IPD區(qū)域280中的IB)層(其可以不包括來自熱氧化物層232和沉積氧化物層234兩者的部分)的厚度T3。如圖2D中所示，IPD區(qū)域280的IPD層的部分239可以具有凹面(例如，凹形頂面)。在一些實施方式中，IB)層的部分239的形狀可符合屏蔽電極220的頂面222的形狀。在一些實施方式中，Iro區(qū)域280的Iro層(其由熱氧化物層232的至少一部分和沉積氧化物層234的至少一部分限定)可具有基本平坦的頂面。換言之，Iro區(qū)域280的Iro層的頂面可以沿垂直于(或基本垂直于)縱軸(如圖2G中所示的縱軸B)的面排列(或基本排列)(和/或?qū)χ?，其中溝槽210沿所述縱軸排列(和/或?qū)χ?。在一些實施方式中，設(shè)置在IPD區(qū)域280中的屏蔽電極220上的氧化物的厚度T3可以大于或等于厚度Tl (示于圖2D中)和/或厚度T2 (示于圖2D中)。在一些實施方式中，設(shè)置在Iro區(qū)域280中的屏蔽電極220上的氧化物的厚度T3可以小于厚度Tl (示于圖2D中)和/或厚度T2 (示于圖2D中)。在一些實施方式中，在圖2E中暴露的溝槽210的壁212(例如，側(cè)壁)的部分可以不同于在圖2B中暴露的溝槽210的壁212的部分。例如，在圖2E中暴露的溝槽210的壁212的部分的長度可以短于在圖2B中暴露的溝槽210的壁212的部分的長度。如圖2F中所示，形成了在IPD區(qū)域280中的II3D層上方和在與溝槽210鄰近的臺面區(qū)206上方沿溝槽210的暴露壁212延伸的柵極氧化物層236。因為ITO形成可以與柵極氧化物層236形成分離，所以可以獨立地優(yōu)化柵極氧化物層236以具有期望的特性。在一些實施方式中，柵極氧化物層236的厚度T5可以大于或等于厚度T3 (示于圖2E中)、熱氧化物層232的厚度Tl (示于圖2D中)和/或沉積氧化物層234的厚度T2 (示于圖2D中)。例如，柵極氧化物層236的厚度T5可以與熱氧化物層232的厚度Tl近似相同。在一些實施方式中，柵極氧化物層236的厚度T5可以小于厚度T3(示于圖2E中)、熱氧化物層232的厚度Tl (示于圖2D中)和/或沉積氧化物層234的厚度Τ2 (示于圖2D)。如圖2G中所示，可以在溝槽中沉積多晶硅以形成柵電極240的至少一部分。在一些實施方式中，可以將柵電極240回蝕刻，使得柵電極240在溝槽210內(nèi)凹陷。盡管未示出，但是在一些實施方式中，可以將在臺面區(qū)206上延伸的柵極氧化物層236蝕刻至適合于本體植入(本體注入)和/或源植入(源注入，source implants)的厚度。在一些實施方式中，可以進行氈式本體植入(氈式本體注入，覆蓋本體植入)和推進エ藝(驅(qū)入エ藝，drive-in process)以沿外延層204的上部形成p-型本體區(qū)。在ー些實施方式中，可以將源植入與掩模層(未示出)一起用于形成旁側(cè)(flanking)溝槽210的一個或多個源極區(qū)。盡管未示出，但是在一些實施方式中，可以使用ー種或多種處理技術(shù)在屏蔽MOSFET器件200上方形成絕緣層(未示出)。在一些實施方式中，絕緣層可以是包括硼磷娃酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或硼硅酸鹽玻璃(BSG)材料的介電材料。在ー些實施方式中，可以使用例如CVDエ藝沉積絕緣層直至獲得期望的厚度。在一些實施方式中，可以將掩模層用于除去絕緣層的至少一部分以暴露由如掩模層限定的ー個或多個本體區(qū)和/或一個或多個源區(qū)的表面。在這樣的實施方式中，可以進行娃蝕刻(例如，干式蝕刻)以使暴露的表面區(qū)域凹陷。凹陷的硅區(qū)域可以充當(dāng)接觸開ロ或者可以為接觸開ロ留出余地。盡管未示出，但是在一些實施方式中，可以進行重本體植入以在ー個或多個本體區(qū)中形成ー個或多個自排列(自對準)的P-型重本體區(qū)。在一些實施方式中，可以進行絕緣層的回流以獲得用于接觸開ロ的期望縱橫比和/或用于金屬層的期望階梯覆蓋(stepcoverage)，所述金屬層可以在隨后的步驟中形成以使得可以與ー個或多個重本體區(qū)和/或ー個或多個源區(qū)電接觸。盡管未示出，但是在一些實施方式中，可以在屏蔽MOSFET器件200的襯底的底部上形成漏極。在一些實施方式中，可以在屏蔽MOSFET器件200上形成ー個或多個接觸區(qū)域之前或之后形成漏扱。在一些實施方式中，可以通過使用エ藝如研磨、磨光(拋光)和/或蝕刻薄化襯底的背部(backside)來在背部上形成漏扱。在一些實施方式中，可以在襯底的背部上沉積導(dǎo)電層，直至形成期望厚度的漏極導(dǎo)電層。由圖2A至2G中所示的橫截面圖描繪的エ藝順序(處理順序)僅是示例性的并且可以對各步驟進行修改和/或以與所示不同的順序進行各步驟。盡管連同這些圖描述的導(dǎo)電類型與η通道屏蔽MOSFET器件相關(guān)，但是在一些實施方式中，可以將導(dǎo)電類型反轉(zhuǎn)以制備P通道屏蔽MOSFET器件。圖2Η是沿圖2G中示出的面A切割的屏蔽MOSFET器件200的示意性截面圖。如圖2Η中所示，(與面A交叉的)熱氧化物層232的第一部分與屏蔽電極220耦接并設(shè)置在其周圍。另外，(與面A交叉的)沉積氧化物層234的一部分設(shè)置在熱氧化物層232的第一部分與熱氧化物層232的第二部分之間。在這種實施方式中，(與面A交叉的)沉積氧化物層234 (在熱氧化物層232的環(huán)之間)限定繞屏蔽電極220的同心環(huán)(例如，圓周(周iJl, perimeter；)。 圖3是示出用于形成圖2A至2H中示出的屏蔽電極的方法的流程圖。如圖3中所示，在半導(dǎo)體的外延層內(nèi)的溝槽中形成屏蔽電介質(zhì)(塊310)。溝槽可以在半導(dǎo)體的外延層內(nèi)垂直取向(定向)。在一些實施方式中，夕卜延層可以設(shè)置在襯底上方。在一些實施方式中，屏蔽電介質(zhì)(例如，圖2A中所示的屏蔽電介質(zhì)230)可以是熱氧化物和沉積氧化物的任意組合。在一些實施方式中，屏蔽電介質(zhì)可以在溝槽內(nèi)具有相對均勻的厚度。在屏蔽電介質(zhì)內(nèi)形成屏蔽電 極(塊320)。在一些實施方式中，屏蔽電極(例如，圖2A中所示的屏蔽電極220)可以是沉積在屏蔽電介質(zhì)內(nèi)的多晶硅電極。將屏蔽電介質(zhì)的一部分除去，從而暴露溝槽的壁的一部分(塊330)。在一些實施方式中，將屏蔽電介質(zhì)的頂部除去，使得暴露溝槽的壁的所述部分(如圖2B中所示)。在一些實施方式中，使屏蔽電介質(zhì)在旁側(cè)(橫向)于屏蔽電極的壁的部分凹陷，使得暴露屏蔽電極的一部分(包括屏蔽電極的頂面和屏蔽電極的壁的至少一部分)。在溝槽內(nèi)形成第一多晶娃層間電介質(zhì)(塊340)。在一些實施方式中，第一多晶娃層間電介質(zhì)可以為熱氧化物(例如，熱氧化物層232)。在一些實施方式中，可以在溝槽內(nèi)形成第一多晶硅層間電介質(zhì)，使得第一多晶硅層間電介質(zhì)完全覆蓋已經(jīng)暴露的屏蔽電極和已經(jīng)暴露的溝槽的壁的任何部分。在一些實施方式中，第一多晶硅層間電介質(zhì)可以是沉積氧化物或可以包括沉積氧化物。在一些實施方式中，旁側(cè)(橫向)于屏蔽電極的凹陷部(例如，圖2B中所示的凹陷部235)可以不被第一多晶硅層間電介質(zhì)完全填充。在溝槽內(nèi)形成第二多晶硅層間電介質(zhì)(塊350)。在一些實施方式中，第二多晶硅層間電介質(zhì)可以是沉積氧化物(例如，沉積氧化物層234)。在一些實施方式中，第二多晶硅層間電介質(zhì)可以是熱氧化物或可以包括熱氧化物。在一些實施方式中，可以在溝槽內(nèi)形成第二多晶娃層間電介質(zhì)，從而將第一多晶娃層間電介質(zhì)完全覆蓋。在一些實施方式中，第二多晶硅層間電介質(zhì)可以被構(gòu)造成完全填充旁側(cè)(橫向)于屏蔽電極的任何凹陷部(例如，圖2C中所示的凹陷部233)。將第一多晶娃層間電介質(zhì)的一部分和第二多晶娃層間電介質(zhì)的一部分除去，從而暴露溝槽的壁的所述部分(塊360)?？梢詫⒌谝欢嗑迣娱g電介質(zhì)的一部分和第二多晶娃層間電介質(zhì)的一部分除去，使得可以形成(基本垂直于縱軸的，其中所述溝槽沿所述縱軸排列(和/或?qū)χ?)相對平坦的表面。在一些實施方式中，第一多晶娃層間電介質(zhì)和/或第二多晶硅層間電介質(zhì)可以共同限定在屏蔽MOSFET器件的IPD區(qū)域內(nèi)的IPD層。形成柵極電介質(zhì)和柵電極(塊370)。在一些實施方式中，可以使用熱氧化工藝來形成柵極電介質(zhì)。在一些實施方式中，可以使用多晶娃材料來形成柵電極。在一些實施方式中，柵極電介質(zhì)的厚度可以小于設(shè)置在屏蔽電極上方(且由第一多晶硅層間電介質(zhì)的至少一部分和/或第二多晶硅層間電介質(zhì)的至少一部分形成)的iro層的厚度。圖4A至4F是根據(jù)一個實施方式的屏蔽MOSFET器件400的形成的各階段處的示意性截面圖。因為屏蔽MOSFET器件400具有鏡面特征，所以將以單側(cè)來討論屏蔽MOSFET器件400。另外，由圖4A至4F中所示的橫截面圖描繪的處理順序僅是示例性的。因此，各處理步驟是簡化的和/或未示出中間處理步驟。盡管以氧化物來討論圖4A至4F中的處理，但是在一些實施方式中，可以用任何類型的介電材料來代替氧化物。如圖4A中所示，使用例如掩模和/或硅蝕刻處理技術(shù)在外延層404中形成溝槽410。在一些實施方式中，可以使用可包括氣態(tài)蝕刻劑諸如例如SF6/He/02化學(xué)品的蝕刻エ藝來形成溝槽410。在一些實施方式中，溝槽410的壁的角可以為相對于外延層404頂面的約60度至相對于外延層404頂面的約90度(即，垂直側(cè)壁)。
在一些實施方式中，外延層404可以是或可以包括例如設(shè)置在導(dǎo)電的(例如，高度導(dǎo)電的)η-型襯底(未示出)上的摻雜的(例如，相對輕地摻雜的)η-型外延層。在ー些實施方式中，可以在襯底上形成(例如，限定、沉積)(其中形成了屏蔽MOSFET器件400的)外延層404。在一些實施方式中，溝槽410可以被構(gòu)造成在外延層404內(nèi)終止或者更深地延伸而在襯底(未示出)內(nèi)終止。形成了對溝槽410(例如，溝槽410的壁和底部)以及與溝槽410鄰近的臺面區(qū)406的表面加襯的屏蔽氧化物430。在一些實施方式中，可以使用約800°C至1200°C (例如，1，150°C )的相對高溫度氧化(例如，干氧化)來形成屏蔽氧化物。在一些實施方式中，氧化的相對高溫度可導(dǎo)致溝槽410的底角變圓(使得如圖4A中所示，溝槽410具有圓底)。在一些實施方式中，可以使用熱形成的(例如，生長的)氧化物和/或沉積氧化物的任意組合來形成屏蔽氧化物430。還如圖4A中所示，可以使用多晶硅沉積處理技術(shù)來沉積多晶硅 以填充溝槽410。沉積的多晶硅可以凹陷到溝槽410中以形成屏蔽電極420。將屏蔽電極420設(shè)置在屏蔽氧化物430內(nèi)，從而暴露在屏蔽電極420上方的屏蔽氧化物430的至少一部分431。在ー些實施方式中，屏蔽氧化物430可具有在100 A到2500 A之間(例如，1,250 A)的厚度(例如，在溝槽410的底部且在屏蔽電極420下方的底部厚度，沿溝槽410的壁的側(cè)面厚度)。如圖4B中所示，可以將屏蔽氧化物430的暴露部431的一部分(例如，屏蔽氧化物430在屏蔽電極420的頂面422上方的部分)(示于圖4A中)除去(例如，使用蝕刻エ藝除去)。換言之，如圖4B中所示，屏蔽氧化物430在屏蔽電極420的頂面422下方凹陷(以形成凹陷部435 (例如，凹槽、凹處))。在該實施方式中，將屏蔽氧化物的所述部分除去，從而使得溝槽410的壁412 (例如，側(cè)壁)保持由屏蔽氧化物430的部分437覆蓋(例如，未暴露)。由此，凹陷部在屏蔽電極420與屏蔽電極420的壁(例如，側(cè)壁)之間延伸。在其中屏蔽電極420包括氧化物組分的一些實施方式中，可以將濕式緩沖氧化物蝕刻用于除去暴露的屏蔽氧化物430以暴露溝槽410的壁412。如圖4C中所示，可以在屏蔽電極420的沉積部和屏蔽氧化物430的部分437上沉積(例如形成)沉積氧化物434的層(例如，保形層)。在一些實施方式中，沉積氧化物層434可以使用化學(xué)氣相沉積(CVD)處理技術(shù)來沉積。例如，可以在約400°C至600°C (例如，5100C )的溫度和約300至600托(例如，480托)的壓カ下，使用次大氣壓化學(xué)氣相沉積(SACVD)四こ基正硅酸鹽(TEOS)/臭氧エ藝來形成沉積氧化物層434。在一些實施方式中，可以形成(例如沉積)沉積氧化物層434，從而不發(fā)生(或基本不發(fā)生)成洞?？梢孕纬沙练e氧化物層434，使得凹陷部435被沉積氧化物層434完全填充。如果未填充(或至少部分填充)，則凹陷部435可導(dǎo)致柵電極的突出(未示出)的形成。換言之，鄰近(和/或旁側(cè)(橫向))于屏蔽電極420的壁421 (例如，側(cè)壁)的至少ー部分的凹陷部435被沉積氧化物層434完全填充。因此，沉積氧化物層434具有設(shè)置在凹陷部435內(nèi)的突出。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層434致密化。在一些實施方式中，可以將回流エ藝用于回流沉積氧化物層434，這可以減少沉積氧化物層434內(nèi)的空隙或缺陷。在一些實施方式中，沉積氧化物層434的厚度U2與屏蔽氧化物430的部分437的厚度Ul近似相同。在一些實施方式中，沉積氧化物層434的厚度U2小于屏蔽氧化物430的部分437的厚度Ul或大于屏蔽氧化物430的部分437的厚度Ul。在一些實施方式中，沉積氧化物層434的厚度U2為約100至1500 A。在一些實施方式中，沉積氧化物層434的厚度U2可以大于1500 A或小于100 A。沉積氧化物層434的厚度U2可以薄于可用于利用沉積膜填充全部溝槽的エ藝中的沉積膜。這可以導(dǎo)致降低的處理成本和/或消除(或降低)對溝槽輪廓、溝槽填充和/或沉積膜中的空隙的敏感性。在一些實施方式中，可以將沉積氧化物層434的厚度U2限定為填充(例如，完全填充)凹陷部435。因此，沉積氧化物層434的厚度U2可以小于或等于屏蔽氧化物430(其設(shè)置在屏蔽電極420和溝槽410的壁之間)的厚度U3。屏蔽氧化物430的厚度U3可以與屏蔽氧化物430在屏蔽電極420下方的厚度近似相同。換言之，當(dāng)沉積氧化物層434的厚度U2小于屏蔽氧化物430的厚度U3時，凹陷部435可以被沉積氧化物層434完全填充。在一些實施方式中，用于填充凹陷部435的沉積氧化物層434的厚度U2可以小于凹陷部435的開ロ的寬度的一半。在一些實施方式中，沉積氧化物層434的厚度U2可以小于溝槽410的開ロ的寬度El的一半。盡管在圖4C中未示出，但是在一些實施方式中，可以在沉積沉積氧化物434之前 形成熱氧化物層。因此，可以利用與圖2C和2D相關(guān)的處理對屏蔽MOSFET器件400的處理進行修改。具體地，在屏蔽電極420的暴露部和屏蔽氧化物430的部分437上方形成(例如，使用熱氧化工藝形成)熱氧化物層(未示出)。在這樣的實施方式中，熱氧化可以氧化屏蔽電極420的頂部422,從而導(dǎo)致圓頂輪廓。屏蔽電極420的圓頂(rounded top)可導(dǎo)致在屏蔽電極420和后面形成的柵電極440(示于圖4F中)之間的區(qū)域中的電場下降(例如，最小化)。在形成熱氧化物層(未示出)之后，可以在熱氧化物層上形成沉積氧化物層434。在一些實施方式中，沉積氧化物層434可以使用化學(xué)氣相沉積(CVD)處理技術(shù)來沉積。例如，可以在約400°C至600°C (例如，510°C)的溫度和約300至600托(例如，480托)的壓力下，使用次大氣壓化學(xué)氣相沉積(SACVD)四こ基正硅酸鹽(TEOS)/臭氧エ藝來形成沉積氧化物層434。在熱氧化物層(未示出)上形成沉積氧化物層434之后，除了將沿沉積氧化物層434來對熱氧化物層進行處理之外，可以根據(jù)圖4D至4F來進行處理。盡管未示出，但是在一些實施方式中，沉積氧化物層434和熱氧化物層(未示出)的形成可以反轉(zhuǎn)。如圖4D中所示，將屏蔽氧化物430的部分437和沉積氧化物層434 (示于圖4C中)向下除去(例如，使用蝕刻エ藝除去)到溝槽410中并達到期望深度E2。在一些實施方式中，將在臺面區(qū)406之上且沿溝槽410的壁412 (例如，側(cè)壁)的屏蔽氧化物430的部分437的部分和/或沉積氧化物層434的部分完全除去。在一些實施方式中，可以不將屏蔽氧化物430的部分437和/或沉積氧化物層434完全除去。在一些實施方式中，可以使用各向同性蝕刻エ藝(例如，濕式蝕刻エ藝)來進行屏蔽氧化物430的部分437和沉積氧化物層434的除去(例如，回蝕刻)。在一些實施方式中，蝕刻可以是或者可包括干式各向異性等離子蝕刻和/或濕式蝕刻以實現(xiàn)期望的厚度U4和/或以確保將沿溝槽410的壁412 (例如，側(cè)壁)和/或在臺面區(qū)406上的氧化物完全除去。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層434致密化。在ー些實施方式中，可以進行干式蝕刻和隨后的致密化，然后進行濕式蝕刻。
保留的屏蔽氧化物430的部分437的部分和沉積氧化物層434的部分可以設(shè)置在多晶硅層間電介質(zhì)(IPD)區(qū)域480內(nèi)。因此，保留在溝槽410內(nèi)的屏蔽氧化物430的部分437的部分和沉積氧化物層434的部分可以共同限定IB)層(也可以被稱作IPD電介質(zhì)或堆)。在一些實施方式中，IB)區(qū)域480中的IPD層的厚度U4可以在約100至1500 A的范圍中。在一些實施方式中，Iro區(qū)域480中的IPD層的厚度U4可以大于1500 A或小于100 A。旁側(cè)(橫向)于屏蔽電極420的壁(例如，側(cè)壁)的IPD區(qū)域480中的IPD層(其可以包括屏蔽氧化物430的部分437和沉積氧化物層434的至少一部分)的厚度U5可以大于設(shè)置在屏蔽電極420上方的IB)區(qū)域480中的IB)層(其可以僅包括沉積氧化物層434)的厚度U4。如圖4D中所示，IPD區(qū)域480的IPD層的部分439可以具有凹面(例如，凹形頂面)。在一些實施方式中，IB)層的部分439的形狀可符合屏蔽電極420的頂面422的形狀。在一些實施方式中，Iro區(qū)域480的IPD層(其由屏蔽氧化物430的部分437的至少一部分和沉積氧化物層434的至少一部分共同限定)可以具有基本平坦的頂面。在一些實施方式中，Iro區(qū)域480的Iro層(其由屏蔽氧化物430的部分437的至少一部分和沉積氧化物層434的至少一部分限定)可以具有基本平坦的頂面。換言之，IB)區(qū)域480的Iro層的頂面可以沿垂直于(或基本垂直于)縱軸(如圖4E中所示的縱軸C)的面排列(或基本排列)(和/或?qū)χ?，其中溝槽410沿所述縱軸排列(和/或?qū)χ?。如圖4E中所示，形成了在IPD區(qū)域480中的II3D層上方和在與溝槽410鄰近的臺面區(qū)406上方沿溝槽410的暴露壁412延伸的柵極氧化物層436。因為II3D形成可以與柵極氧化物層436形成分離，所以可以獨立地優(yōu)化柵極氧化物層436以具有期望的特性。在一些實施方式中，柵極氧化物層436的厚度U6可以大于或等于屏蔽電極430的部分437的厚度Ul (示于圖4C中)、沉積氧化物層434的厚度U2 (示于圖4C中)和/或沉積氧化物層434的厚度U4 (示于圖4D中)。例如，柵極氧化物層436的厚度U6可以與沉積氧化物層434的厚度U4近似相同。在一些實施方式中，柵極氧化物層436的厚度U6可以小于屏蔽電極430的部分437的厚度Ul (示于圖4C中)、沉積氧化物層434的厚度U2 (示于圖4C中)和/或沉積氧化物層434的厚度U4 (示于圖4D中)。如圖4F中所示，可以在溝槽中沉積多晶硅以形成柵電極440的至少一部分。在一些實施方式中，可以將柵電極440回蝕刻，使得柵電極440在溝槽410內(nèi)凹陷。盡管未示出，但是在一些實施方式中，可以將在臺面區(qū)406上延伸的柵極氧化物層436蝕刻至適合于本體植入和/或源植入的厚度。在一些實施方式中，可以進行氈式本體植入和推進エ藝以沿外延層404的上部形成P-型本體區(qū)。在一些實施方式中，可以將源植入與掩模層(未示出)一起用于形成旁側(cè)溝槽410的一個或多個源極區(qū)。盡管未示出，但是在一些實施方式中，可以使用ー種或多種處理技術(shù)在屏蔽MOSFET器件400上方形成絕緣層(未示出)。在一些實施方式中，絕緣層可以是包含硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或硼硅酸鹽玻璃(BSG)材料的介電材料。在ー些實施方式中，可以使用例如CVDエ藝沉積絕緣層直至獲得期望的厚度。在一些實施方式中，可以將掩模層用于除去絕緣層的至少一部分以暴露如由掩模層限定的ー個或多個本體區(qū)和/或一個或多個源區(qū)(源極區(qū)，source regions)的表面。在這樣的實施方式中，可以進行娃蝕刻(例如，干式蝕刻)以使暴露的表面區(qū)域凹陷。凹陷的硅區(qū)域可以充當(dāng)接觸開ロ或者可以為接觸開ロ留出余地。盡管未示出，但是在一些實施方式中，可以進行重本體植入以在ー個或多個本體區(qū)中形成ー個或多個自排列(自對準)的P-型重本體區(qū)。在一些實施方式中，可以進行絕緣層的回流以獲得用于接觸開ロ的期望縱橫比和/或用于金屬層的期望階梯覆蓋，所述金屬層可以在隨后的步驟中形成以使得可以與ー個或多個重本體區(qū)和/或一個或多個源區(qū)(源極區(qū))電接觸。盡管未示出，但是在一些實施方式中，可以在屏蔽MOSFET器件400的襯底的底部上形成漏極。在一些實施方式中，可以在屏蔽MOSFET器件400上方形成ー個或多個接觸區(qū)域之前或之后形成漏扱。在一些實施方式中，可以通過使用エ藝如研磨、磨光和/或蝕刻薄化襯底的背部來在背部上形成漏極。在一些實施方式中，可以在襯底的背部上沉積導(dǎo)電層，直至形成期望厚度的漏極導(dǎo)電層。由圖4A至4F中所示的橫截面圖描繪的處理順序僅是示例性的且可以對各步驟進行修改和/或以與所示不同的順序進行各步驟。盡管連同這些圖描述的導(dǎo)電類型與η通道屏蔽MOSFET器件相關(guān)，但是在一些實施方式中，可以將導(dǎo)電類型反轉(zhuǎn)以制備P通道屏蔽MOSFET 器件。圖4G是沿圖4F中示出的面D切割的屏蔽MOSFET器件400的示意性截面圖。如圖4G中所示，(與面D交叉的)沉積氧化物層434的一部分設(shè)置在屏蔽氧化物430和屏蔽電極420之間。在這種實施方式中，沉積氧化物層434限定繞屏蔽電極420的環(huán)(例如，周邊(圓周))。在其中利用在形成沉積氧化物層434之前形成熱氧化物層(未示出)來對MOSFET器件400的處理進行修改的實施方式中，熱氧化物層將設(shè)置在沉積氧化物層434和屏蔽氧化物430之間。圖5是示出用于形成圖4Α至4G中示出的屏蔽電極的方法的流程圖。如圖5中所示，在半導(dǎo)體的外延層的溝槽內(nèi)設(shè)置的屏蔽電介質(zhì)內(nèi)形成屏蔽電極(塊510)。溝槽可以在半導(dǎo)體的外延層內(nèi)垂直取向(定向)。在一些實施方式中，夕卜延層可以設(shè)置在襯底上方。在一些實施方式中，屏蔽電介質(zhì)(例如，圖4Α中所示的屏蔽電介質(zhì)430)可以是熱氧化物和沉積氧化物的任意組合。在一些實施方式中，屏蔽電介質(zhì)可以在溝槽內(nèi)具有相對均勻的厚度。在一些實施方式中，屏蔽電極(例如，圖4Α中所示的屏蔽電極420)可以是沉積在屏蔽電介質(zhì)內(nèi)的多晶硅電極。將設(shè)置在屏蔽電極上方的屏蔽電介質(zhì)的第一部分除去，使得屏蔽電介質(zhì)的第二部分保持與溝槽的壁耦接(塊520)。在一些實施方式中，可以使用蝕刻エ藝將屏蔽電極的第一部分除去。在一些實施方式中，使旁側(cè)(橫向)于屏蔽電極的壁的屏蔽電介質(zhì)的部分凹陷，從而暴露屏蔽電極的一部分(包括屏蔽電極的頂面和屏蔽電極的壁的至少一部分)。在溝槽內(nèi)形成沿屏蔽電介質(zhì)的第二部分的厚度小于屏蔽電介質(zhì)的第一部分和屏蔽電介質(zhì)的第二部分的結(jié)合厚度(組合厚度)的多晶硅層間電介質(zhì)(塊530)。在一些實施方式中，多晶硅層間電介質(zhì)可以是沉積氧化物(例如，沉積氧化物層434)。在一些實施方式中，多晶硅層間電介質(zhì)可以是熱氧化物或可以包括熱氧化物。在一些實施方式中，可以在溝槽內(nèi)形成多晶硅層間電介質(zhì)，使得將屏蔽電介質(zhì)的第二部分完全覆蓋。在一些實施方式中，多晶硅層間電介質(zhì)可以被構(gòu)造成完全填充旁側(cè)(橫向)于屏蔽電極的任何凹陷部(例如，圖4C中所示的凹陷部435)。在一些實施方式中，多晶硅層間電介質(zhì)沿屏蔽電介質(zhì)的第二部分的厚度可以大于或等于屏蔽電介質(zhì)的第一部分和屏蔽電介質(zhì)的第二部分的結(jié)合厚度。在一些實施方式中，多晶硅層間電介質(zhì)可以是沉積氧化物(例如，沉積氧化物層434)。將多晶硅層間電介質(zhì)的一部分和屏蔽電介質(zhì)的第二部分的至少一部分除去，使得暴露溝槽的壁的一部分(塊540)。在一些實施方式中，將屏蔽電極的所有第二部分除去?？梢詫⑵帘坞娊橘|(zhì)的第二部分(或其部分)和多晶硅層間電介質(zhì)的所述部分除去，使得可以形成(基本垂直于縱軸的，其中所述溝槽沿所述縱軸排列(和/或?qū)χ?)相對平坦的表面。在一些實施方式中，多晶硅層間電介質(zhì)和/或屏蔽電介質(zhì)的第二部分(或其部分)可以共同限定在屏蔽MOSFET器件的IPD區(qū)域內(nèi)的IPD層。在一些實施方式中，IH)層可以具有凹面。形成柵極電介質(zhì)和柵電極(塊550)。在一些實施方式中，可以使用熱氧化工藝來形成柵極電介質(zhì)。在一些實施方式中，可以使用多晶娃材料來形成柵電極。在一些實施方式中，柵極電介質(zhì)的厚度可以小于設(shè)置在屏蔽電極上方(且由第一多晶硅層間電介質(zhì)的至少一部分和/或第二多晶硅層間電介質(zhì)的至少一部分形成)的iro層的厚度。圖6A至6E是根據(jù)一個實施方式的屏蔽MOSFET器件600的形成的各階段處的示意性截面圖。因為屏蔽MOSFET器件600具有鏡面特征，所以將以單側(cè)來討論屏蔽MOSFET器件600。另外，由圖6A至6E中所示的橫截面圖描繪的處理順序僅是示例性的。因此，各處理步驟是簡化的和/或未示出中間處理步驟。盡管以氧化物來討論圖6A至6E中的處理(工藝)，但是在一些實施方式中，可以用任何類型的介電材料來代替氧化物。如圖6A中所示，使用例如掩模和/或硅蝕刻處理技術(shù)在外延層604中形成溝槽610。在一些實施方式中，可以使用可包括氣態(tài)蝕刻劑諸如例如SF6/He/02化學(xué)品的蝕刻工藝來形成溝槽610。在一些實施方式中，溝槽610的壁的角可以為相對于外延層604頂面的約60度至相對于外延層604頂面的約90度(即，垂直側(cè)壁)。在一些實施方式中，外延層604可以是或可以包括例如設(shè)置在導(dǎo)電的(例如，高度導(dǎo)電的)n-型襯底(未示出)上的摻雜的(例如，相對輕地摻雜的)n-型外延層。在一些實施方式中，可以在襯底上形成(例如，限定、沉積)(其中形成了屏蔽MOSFET器件600的)外延層604。在一些實施方式中，溝槽610可以被構(gòu)造成在外延層604內(nèi)終止或者更深地延伸而在襯底(未示出)內(nèi)終止。形成了對溝槽610(例如，溝槽610的壁和底部)以及與溝槽610鄰近的臺面區(qū)606的表面加襯的屏蔽氧化物630。在一些實施方式中，可以使用約800°C至1200°C (例如，1，1500C )的相對高溫度氧化(例如，干氧化)來形成屏蔽氧化物。在一些實施方式中，氧化的相對高溫度可導(dǎo)致溝槽610的底角變圓(使得如圖6A中所示，溝槽610具有圓底)。在一些實施方式中，可以使用熱形成的(例如，生長的)氧化物和/或沉積氧化物的任意組合來形成屏蔽氧化物630。還如圖6A中所示，可以使用多晶硅沉積處理技術(shù)來沉積多晶硅以填充溝槽610。 沉積的多晶硅可以凹陷到溝槽610中以形成屏蔽電極620。將屏蔽電極620設(shè)置在屏蔽氧化物630內(nèi)，從而暴露在屏蔽電極620上方的屏蔽氧化物630的至少一部分631。在一些實施方式中，屏蔽氧化物63O可具有在100人和2500人之間(例如，1,250 A；)的厚度(例如，在溝槽610的底部且在屏蔽電極620下方的底部厚度，沿溝槽610的壁的側(cè)面厚度)。
可以將屏蔽氧化物630的暴露部631 (例如，屏蔽氧化物630在屏蔽電極620的頂面622上方的部分)(示于圖6A中)除去(例如，使用蝕刻工藝除去)，從而使得如圖6B中所示，暴露溝槽610的壁612 (例如，側(cè)壁)的至少一部分。換言之，如圖6B中所示，屏蔽氧化物630在屏蔽電極620的頂面622下方凹陷(以形成凹陷部635 (例如，凹槽、凹處))(從而暴露屏蔽電極620的壁(例如，側(cè)壁)的至少一部分)。如圖6B中所示，凹陷部在溝槽610的壁612(例如，側(cè)壁)和屏蔽電極620的壁(例如，側(cè)壁)之間延伸。在其中屏蔽電極620包括氧化物組分的一些實施方式中，可以將濕式緩沖氧化物蝕刻用于除去暴露的屏蔽氧化物630以暴露溝槽610的壁612。盡管未示出，但是在一些實施方式中，在除去屏蔽氧化物630的暴露部631 (示于圖6A中)之后，可以在溝槽610的暴露壁612上形成熱氧化物。在一些實施方式中，可以在隨后的處理步驟之前將熱氧化物除去(例如，使用蝕刻工藝除去)。如圖6C中所示，在鄰近(例如，限定)溝槽610的臺面區(qū)606的表面(例如，頂面)上方并且在屏蔽電極620的頂部622上方，沿溝槽610的暴露壁612形成(例如使用 熱氧化工藝形成)沉積氧化物層634。在一些實施方式中，沉積氧化物層634可以使用化學(xué)氣相沉積(CVD)處理技術(shù)來沉積。例如，可以在約600°C至800°C (例如，710°C)的溫度和約600至800托(例如，680托)的壓力下，使用次大氣壓化學(xué)氣相沉積(SACVD)四乙基正硅酸鹽(TEOS)/臭氧工藝來形成沉積氧化物層634。在一些實施方式中，可以在熱氧化物層632上形成(例如沉積)沉積氧化物層634，使得不發(fā)生(或基本不發(fā)生)成洞。如圖6C中所示，位于屏蔽電極620旁側(cè)的凹陷部635被沉積氧化物層634完全填充。如果未填充(或至少部分填充)，則凹陷部635可導(dǎo)致柵電極的突出(未示出)的形成。換言之，鄰近(和/或旁側(cè)(橫向，側(cè)向))于屏蔽電極620的壁621 (例如，側(cè)壁)的至少一部分的凹陷部635被沉積氧化物層634完全填充。因此，沉積氧化物層634具有設(shè)置在凹陷部635內(nèi)的突出。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層634致密化。在一些實施方式中，可以將回流工藝用于回流沉積氧化物層634，這可以減少沉積氧化物層634內(nèi)的空隙或缺陷。在一些實施方式中，沉積氧化物層634的厚度R2約等于或小于屏蔽氧化物630的厚度Rl和/或沉積氧化物層634的厚度R3。在一些實施方式中，可以將沉積氧化物層634的厚度R2限定為填充(例如，完全填充)凹陷部635。因此，沉積氧化物層634的厚度R2可以小于或等于屏蔽氧化物630 (其設(shè)置在屏蔽電極620和溝槽610的壁之間)的厚度Rl。屏蔽氧化物630的厚度Rl可以與屏蔽氧化物630在屏蔽電極620下方的厚度近似相同。換言之，當(dāng)沉積氧化物層634的厚度R2小于屏蔽氧化物630的厚度Rl時，凹陷部635可以被沉積氧化物層634完全填充。在一些實施方式中，用于填充凹陷部635的沉積氧化物層634的厚度R2可以小于凹陷部635的開口的寬度的一半。在一些實施方式中，沉積氧化物層634的厚度R2可以小于溝槽610的開口的寬度的一半。在一些實施方式中，沉積氧化物層634的厚度R2小于屏蔽氧化物630的厚度Rl和/或沉積氧化物層634的厚度R2。在一些實施方式中，沉積氧化物層634的厚度R2為約100至1500 A。在一些實施方式中，沉積氧化物層634的厚度R3可以大于1500 A或小于100 A。沉積氧化物層634的厚度R2可以薄于可用于利用沉積膜填充全部溝槽的工藝中的沉積膜。這可以導(dǎo)致降低的處理成本和/或消除(或降低)對溝槽輪廓、溝槽填充和/或沉積膜中的空隙的敏感性。如圖6D中所示，將沉積氧化物層634(示于圖6C中)的至少一部分向下除去(例如，使用蝕刻工藝除去)到溝槽610中并達到期望深度。在一些實施方式中，將沉積氧化物層634在臺面區(qū)606之上且沿溝槽610的壁612(例如，側(cè)壁)的部分完全除去。在一些實施方式中，可以不將沉積氧化物層634在臺面區(qū)606之上且沿溝槽610的壁612 (例如，側(cè)壁)的部分完全除去。在一些實施方式中，可以使用各向同性蝕刻工藝(例如，濕式蝕刻工藝)來進行沉積氧化物層634的所述部分的除去(例如，回蝕刻)以暴露溝槽610的壁612的至少一部分。在一些實施方式中，蝕刻可以是或者可以包括干式各向異性等離子蝕刻和/或濕式蝕刻以實現(xiàn)期望的厚度R4和/或以確保將沿溝槽610的壁612(例如，側(cè)壁)和/或在臺面區(qū)606上的氧化物完全除去。在一些實施方式中，還可以進行致密化工藝以將沉積氧化物層634致密化。在一些實施方式中，可以進行干式蝕刻和隨后的致密化，然后進行濕式蝕刻。 保留的沉積氧化物層634的部分可以設(shè)置在多晶硅層間電介質(zhì)(IPD)區(qū)域680內(nèi)。因此，保留在溝槽610內(nèi)的沉積氧化物層634的部分可以限定Iro層(也可以被稱作IPD電介質(zhì)或堆)。在一些實施方式中，iro區(qū)域680中的iro層的厚度R4可以在約100至1500 A的范圍中。在一些實施方式中，IPD區(qū)域680中的iro層的厚度R4可以大于1500 A或小于100A。位于屏蔽電極620的壁(例如，側(cè)壁)旁側(cè)的IPD區(qū)域680中的IPD層的厚度R5可以大于設(shè)置在屏蔽電極620上方的IPD區(qū)域680中的ITO層(其可以僅包括沉積氧化物層634)的厚度R4。如圖6D中所示，Iro區(qū)域680的Iro層的部分639可具有凹面(例如，凹形頂面)。在一些實施方式中，IPD層的部分639的形狀可符合屏蔽電極620的頂面622的形狀。[one] 在一些實施方式中，iro區(qū)域680的iro層可以具有基本平坦的頂面。在一些實施方式中，iro區(qū)域680的iro層(其由沉積氧化物層634的至少一部分限定)可以具有基本平坦的頂面。換言之，Iro區(qū)域680的iro層的頂面可以沿垂直于(或基本垂直于)縱軸(如圖6E中所示的縱軸F)的面排列(或基本排列)(和/或?qū)χ?，其中溝槽610沿所述縱軸排列(和/或?qū)χ?。如圖6E中所示，形成了在IPD區(qū)域680中的II3D層上方和在與溝槽610鄰近的臺面區(qū)606上方沿溝槽610的暴露壁612延伸的柵極氧化物層636。因為ITO形成可以與柵極氧化物層636形成分離，所以可以獨立地優(yōu)化柵極氧化物層636以具有期望的特性。在一些實施方式中，柵極氧化物層636的厚度R6可以大于或等于屏蔽電極630的厚度Rl (示于圖6C中)、沉積氧化物層634的厚度R2和/或R3 (示于圖6C中)和/或沉積氧化物層634的厚度R4(示于圖6D中)。例如，柵極氧化物層636的厚度R6可以與沉積氧化物層634的厚度R4近似相同。在一些實施方式中，柵極氧化物層636的厚度R6可以小于屏蔽電極630的部分637的厚度Rl (示于圖4C中)、沉積氧化物層634的厚度R2和/或R3 (示于圖6C中)和/或沉積氧化物層634的厚度R4 (示于圖6D中)。盡管未示出，但是可以在溝槽中沉積多晶硅以形成柵電極640的至少一部分。在一些實施方式中，可以將柵電極640回蝕刻,使得柵電極640在溝槽610內(nèi)凹陷。盡管未示出，但是在一些實施方式中，可以將在臺面區(qū)606上延伸的柵極氧化物層636蝕刻至適合于本體植入(本體注入)和/或源植入(源注入)的厚度。在一些實施方式中，可以進行氈式本體植入和推進工藝以沿外延層604的上部形成P-型本體區(qū)。在一些實施方式中，可以將源植入與掩模層(未示出)一起用于形成旁側(cè)溝槽610的一個或多個源極區(qū)。盡管未示出，但是在一些實施方式中，可以使用一種或多種處理技術(shù)在屏蔽MOSFET器件600上方形成絕緣層(未示出)。在一些實施方式中，絕緣層可以是包含硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或硼硅酸鹽玻璃(BSG)材料的介電材料。在一些實施方式中，可以使用例如CVD工藝來沉積絕緣層直至獲得期望的厚度。在一些實施方式中，可以將掩模層用于除去絕緣層的至少一部分以暴露如由掩模層限定的一個或多個本體區(qū)和/或一個或多個源區(qū)(源極區(qū))的表面。在這樣的實施方式中，可以進行硅蝕刻(例如，干式蝕刻)以使暴露的表面區(qū)域凹陷。凹陷的硅區(qū)域可以充當(dāng)接觸開口或者可以為接觸開口留出余地。盡管未示出，但是在一些實施方式中，可以進行重本體植入以在一個或多個本體區(qū)中形成一個或多個自排列的P-型重本體區(qū)。在一些實施方式中，可以進行絕緣層的回流以獲得用于接觸開口的期望縱橫比和/或用于金屬層的期望階梯覆蓋，所述金屬層可以在隨后的步驟中形成以使得可以與一個或多個重本體區(qū)和/或一個或多個源區(qū)電接觸。盡管未示出，但是在一些實施方式中，可以在屏蔽MOSFET器件600的襯底的底部上形成漏極。在一些實施方式中，可以在屏蔽MOSFET器件600上方形成一個或多個接觸區(qū)域之前或之后形成漏極。在一些實施方式中，可以通過使用工藝如研磨、磨光和/或蝕刻薄化襯底的背部來在背部上形成漏極。在一些實施方式中，可以在襯底的背部上沉積導(dǎo)電層，直至形成期望厚度的漏極導(dǎo)電層。由圖6A至6F中所示的橫截面圖描繪的處理順序僅是示例性的且可以對各步驟進行修改和/或以與所示不同的順序進行各步驟。盡管連同這些圖描述的導(dǎo)電類型與n通道屏蔽MOSFET器件相關(guān)，但是在一些實施方式中，可以將導(dǎo)電類型反轉(zhuǎn)以制備p通道屏蔽MOSFET 器件。圖6F是沿圖6E中示出的面G切割的屏蔽MOSFET器件600的示意性截面圖。如圖6F中所示，(與面G交叉的)沉積氧化物層634具有設(shè)置在溝槽610的壁和屏蔽電極620之間的部分。在這種實施方式中，(與面G交叉的)沉積氧化物層634的部分限定繞屏蔽電極620的環(huán)(例如，周邊(圓周))。圖7是示出用于形成圖6A至6E中示出的屏蔽電極的方法的流程圖。如圖7中所示，在半導(dǎo)體的外延層內(nèi)的溝槽中形成屏蔽電介質(zhì)(塊710)。溝槽可以在半導(dǎo)體的外延層內(nèi)垂直取向。在一些實施方式中，夕卜延層可以設(shè)置在襯底上方。在一些實施方式中，屏蔽電介質(zhì)(例如，圖6A中所示的屏蔽電介質(zhì)630)可以是熱氧化物和沉積氧化物的任意組合。在一些實施方式中，屏蔽電介質(zhì)可以在溝槽內(nèi)具有相對均勻的厚度。 在屏蔽電介質(zhì)內(nèi)形成屏蔽電極(塊720)。在一些實施方式中，屏蔽電極(例如，圖6A中所示的屏蔽電極620)可以是沉積在屏蔽電介質(zhì)內(nèi)的多晶硅電極。將屏蔽電介質(zhì)的一部分除去，使得暴露溝槽的壁的一部分(塊730)。在一些實施方式中，將屏蔽電介質(zhì)的頂部除去，使得暴露溝槽的壁的所述部分(如圖6B中所示)。在一些實施方式中，使旁側(cè)(橫向)于屏蔽電極的壁的屏蔽電介質(zhì)的部分凹陷，使得暴露屏蔽電極的一部分(包括屏蔽電極的頂面和屏蔽電極的壁的至少一部分)。
在溝槽內(nèi)形成多晶硅層間電介質(zhì)(塊740)。在一些實施方式中，多晶硅層間電介質(zhì)可以為沉積氧化物(例如，沉積氧化物層634)。在一些實施方式中，多晶硅層間電介質(zhì)可以是熱氧化物或可以包括熱氧化物。在一些實施方式中，可以在溝槽內(nèi)形成多晶硅層間電介質(zhì)，使得將(限定凹陷部的)屏蔽電介質(zhì)和屏蔽電極的暴露部完全覆蓋。在一些實施方式中，多晶硅層間電介質(zhì)可以被構(gòu)造成完全填充旁側(cè)(橫向)于屏蔽電極的任何凹陷部(例如，圖6B中所示的凹陷部635)。將多晶硅層間電介質(zhì)的一部分除去，使得暴露溝槽的壁的所述部分(塊750)?？梢詫⒍嗑Ч鑼娱g電介質(zhì)的所述部分除去，使得可以形成(基本垂直于縱軸的，其中所述溝槽沿所述縱軸排列(和/或?qū)χ?)相對平坦的表面。在一些實施方式中，多晶硅層間電介質(zhì)可以限定在屏蔽MOSFET器件的iro區(qū)域內(nèi)的iro層。形成柵極電介質(zhì)和柵電極(塊760)。在一些實施方式中，可以使用熱氧化工藝來形成柵極電介質(zhì)。在一些實施方式中，可以使用多晶娃材料來形成柵電極。在一些實施方式中，柵極電介質(zhì)的厚度可以小于設(shè)置在屏蔽電極上方(且由第一多晶硅層間電介質(zhì)的至少一部分和/或第二多晶硅層間電介質(zhì)的至少一部分形成)的iro層的厚度。另外，盡管以硅來實施上面所述的各實施方式，但是也可以以碳化硅、砷化鍺、氮化鎵、金剛石等來實施這些實施方式。而且，不同實施方式的截面圖可以不按規(guī)定比例，因此不旨在限制在對應(yīng)結(jié)構(gòu)的布圖設(shè)計中的可能的變化。另外，屏蔽MOSFET器件可以以條或包括六角晶體管單元和方形晶體管單元等的蜂窩狀構(gòu)造形成。在一些實施方式中，可以將一種或多種半導(dǎo)體襯底用于制造屏蔽MOSFET器件?？梢允褂玫囊r底的一些實例包括但不限于娃片、外延Si層、粘接晶片(bonded wafers)如用于絕緣體上娃(SOI)技術(shù)的粘接晶片、和/或無定形硅層，所有這些都可以是摻雜或未摻雜的。在一個總體方面中，裝置包括設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列的屏蔽電極。所述裝置包括第一多晶娃層間電介質(zhì)和第二多晶娃層間電介質(zhì)，其中所述第一多晶娃層間電介質(zhì)具有與垂直于所述軸的面交叉的部分，所述面與所述屏蔽電極交叉，所述第二多晶硅層間電介質(zhì)具有與所述面交叉且設(shè)置在所述第一多晶硅層間電介質(zhì)和所述屏蔽電極之間的部分。所述裝置還包括具有設(shè)置在所述第一多晶硅層間電介質(zhì)上的部分的柵極電介質(zhì)。在一些實施方式中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，且所述第一多晶硅層間電介質(zhì)的所述部分設(shè)置在與所述面交叉的所述第二多晶硅層間電介質(zhì)的第二部分和所述第二多晶硅層間電介質(zhì)的第一部分之間。在一些實施方式中，所述第一多晶硅層間電介質(zhì)的所述部分和所述第二多晶硅層間電介質(zhì)的所述部分橫向于所述軸設(shè)置且設(shè)置在所述屏蔽電介質(zhì)上方。在一些實施方式中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，且所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與所述屏蔽電介質(zhì)之間的第二部分。在一些實施方式中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，且所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述屏蔽電極和所述柵極電介質(zhì)的所述部分之間的第 二部分。在一些實施方式中，所述第一多晶娃層間電介質(zhì)是與所述第二多晶娃層間電介質(zhì)不同類型的電介質(zhì)。在一些實施方式中，所述第一多晶硅層間電介質(zhì)是沉積氧化物，且所述第二多晶硅層間電介質(zhì)是熱生長氧化物。在一些實施方式中，所述柵極電介質(zhì)是熱生長氧化物，且所述屏蔽電介質(zhì)是熱生長氧化物或沉積氧化物中的至少一種。在又一個實施方式中，裝置可以包括設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列的屏蔽電極。所述裝置可以包括第一多晶娃層間電介質(zhì)和第二多晶娃層間電介質(zhì)，其中所述第一多晶娃層間電介質(zhì)具有限定沿與所述屏蔽電極交叉的面排列的環(huán)的部分，其中所述面與所述軸垂直，所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與所述屏蔽電極之間的部分。所述裝置還可以包括具有與所述第一多晶硅層間電介質(zhì)耦接的部分的柵極電介質(zhì)。在一些實施方式中，所述第二多晶硅層間電介質(zhì)的所述部分是所述第二多晶硅層間電介質(zhì)的第一部分，并且所述第二多晶硅層間電介質(zhì)具有沿所述面排列且設(shè)置在所述第一多晶硅層間電介質(zhì)的部分與由所述溝槽限定的壁之間的第二部分。在一些實施方式中，所述柵極電介質(zhì)的所述部分與所述第二多晶硅層間電介質(zhì)耦接。在一些實施方式中，所述 第二多晶硅層間電介質(zhì)的所述部分限定沿所述面排列的環(huán)。在一些實施方式中，所述溝槽限定壁，所述壁具有與垂直于所述軸的線交叉的第一位置和與所述線交叉的第二位置，且所述柵極電介質(zhì)具有沿所述線從所述第一位置延伸至所述第二位置的部分。在一些實施方式中，在所述溝槽內(nèi)形成所述第二多晶硅層間電介質(zhì)之后，在所述溝槽內(nèi)形成所述第一多晶娃層間電介質(zhì)。在又一個總體方面中，裝置可以包括設(shè)置在半導(dǎo)體的外延層內(nèi)的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)的屏蔽電極。所述裝置可以包括具有與所述屏蔽電介質(zhì)耦接的第一部分和與所述屏蔽電極耦接的第二部分的多晶硅層間電介質(zhì)，所述多晶硅層間電介質(zhì)具有限定凹形形狀的頂面。所述裝置可以包括具有設(shè)置在所述多晶硅層間電介質(zhì)的頂面上的部分的柵極電介質(zhì)。在一些實施方式中，所述多晶硅層間電介質(zhì)是第一沉積氧化物，所述柵極電介質(zhì)是第一熱生長氧化物，并且所述屏蔽電介質(zhì)是第二熱生長氧化物或第二沉積氧化物中的至少一種。在一些實施方式中，所述多晶硅層間電介質(zhì)的頂面、所述屏蔽電極和所述柵極電介質(zhì)沿縱軸排列。在一些實施方式中，所述多晶硅層間電介質(zhì)的所述第一部分與所述屏蔽電極的壁鄰近設(shè)置。在一些實施方式中，當(dāng)沉積時，所述多晶硅層間電介質(zhì)的厚度小于設(shè)置在所述屏蔽電極上的所述屏蔽電介質(zhì)的厚度。在一些實施方式中，所述柵極電介質(zhì)的所述部分是所述柵極電介質(zhì)的第一部分，所述柵極電介質(zhì)具有與所述屏蔽電介質(zhì)的至少一部分耦接的第二部分，且所述柵極電介質(zhì)的第一部分與所述柵極電介質(zhì)的第二部分鄰近設(shè)置。在又一個總體方面中，方法可以包括在半導(dǎo)體的外延層的溝槽內(nèi)設(shè)置的屏蔽電介質(zhì)內(nèi)形成屏蔽電極，以及除去設(shè)置在所述屏蔽電極上方的所述屏蔽電介質(zhì)的第一部分，使得所述屏蔽電介質(zhì)的第二部分保持與所述溝槽的壁耦接。所述方法可以包括在所述溝槽內(nèi)形成多晶硅層間電介質(zhì)，所述多晶硅層間電介質(zhì)沿所述屏蔽電介質(zhì)的所述第二部分的厚度小于所述屏蔽電介質(zhì)的所述第一部分和所述屏蔽電介質(zhì)的所述第二部分的結(jié)合厚度。在一些實施方式中，所述除去包括在形成所述多晶硅層間電介質(zhì)之前除去所述屏蔽電介質(zhì)的第一部分以形成與所述屏蔽電極的壁鄰近的凹陷部，所述形成多晶硅層間電介質(zhì)包括在所述凹陷部內(nèi)形成所述多晶硅層間電介質(zhì)。在一些實施方式中，所述方法還可以包括通過除去所述多晶硅層間電介質(zhì)的一部分和所述屏蔽電極的所述第二部分的至少一部分而暴露所述溝槽的所述壁的一部分。可以在數(shù)字電子電路或在計算機硬件、固件、軟件或在它們的組合中實施本文中所述的各種技術(shù)的實施方式。一些實施方式可以使用各種半導(dǎo)體處理和/或包裝技術(shù)來實施。雖然已經(jīng)如本文中所述對描述的實施方式的某些特征進行了說明，但是現(xiàn)在本領(lǐng)域的技術(shù)人員可以想起許多修改、替換、變化和等價物。因此，應(yīng)理解，所附權(quán)利要求書旨在覆蓋在實施方式范圍內(nèi)的所有這樣的修改和變化。應(yīng)理解，僅通過舉例而非限制性地提出它們，并且可以進行形式和細節(jié)的各種變化。本文中所述的裝置和/或方法的任何部分可以以除互斥組合之外的任意組合來結(jié)合。本文中所述的實施方式可以包括所述的不同實施方式的功能、組分(部件)和/或特征的各種組合和/或子組合。權(quán)利要求
1.ー種裝置，包括 屏蔽電介質(zhì)，設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列的溝槽內(nèi)； 屏蔽電極，設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列； 第一多晶娃層間電介質(zhì)，所述第一多晶娃層間電介質(zhì)具有與垂直于所述軸的面交叉的部分，所述面與所述屏蔽電極交叉； 第二多晶硅層間電介質(zhì)，所述第二多晶硅層間電介質(zhì)具有與所述面交叉且設(shè)置在所述第一多晶硅層間電介質(zhì)與所述屏蔽電極之間的部分；以及 柵極電介質(zhì)，具有設(shè)置在所述第一多晶硅層間電介質(zhì)上的部分。
2.根據(jù)權(quán)利要求I所述的裝置，其中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，并且所述第一多晶硅層間電介質(zhì)的所述部分設(shè)置在與所述面交叉的所述第二多晶硅層間電介質(zhì)的第二部分和所述第二多晶硅層間電介質(zhì)的所述第一部分之間。
3.根據(jù)權(quán)利要求I所述的裝置，其中，所述第一多晶硅層間電介質(zhì)的所述部分和所述第二多晶硅層間電介質(zhì)的所述部分橫向于所述軸設(shè)置并且設(shè)置在所述屏蔽電介質(zhì)上方。
4.根據(jù)權(quán)利要求I所述的裝置，其中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，并且所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與所述屏蔽電介質(zhì)之間的第二部分。
5.根據(jù)權(quán)利要求I所述的裝置，其中，所述第二多晶硅層間電介質(zhì)的所述部分是第一部分，并且所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述屏蔽電極與所述柵極電介質(zhì)的所述部分之間的第二部分。
6.根據(jù)權(quán)利要求I所述的裝置，其中，所述第一多晶硅層間電介質(zhì)是與所述第二多晶硅層間電介質(zhì)不同類型的電介質(zhì)。
7.根據(jù)權(quán)利要求I所述的裝置，其中，所述第一多晶硅層間電介質(zhì)是沉積氧化物，并且所述第二多晶硅層間電介質(zhì)是熱生長氧化物。
8.根據(jù)權(quán)利要求I所述的裝置，其中，所述柵極電介質(zhì)是熱生長氧化物，并且所述屏蔽電介質(zhì)是熱生長氧化物或沉積氧化物中的至少ー種。
9.ー種裝置，包括 屏蔽電介質(zhì)，設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列的溝槽內(nèi)； 屏蔽電極，設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列； 第一多晶硅層間電介質(zhì)，所述第一多晶硅層間電介質(zhì)具有限定沿與所述屏蔽電極交叉的面排列的環(huán)的部分，所述面與所述軸垂直； 第二多晶硅層間電介質(zhì)，所述第二多晶硅層間電介質(zhì)具有設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與所述屏蔽電極之間的部分；以及 柵極電介質(zhì)，具有與所述第一多晶硅層間電介質(zhì)耦接的部分。
10.根據(jù)權(quán)利要求9所述的裝置，其中，所述第二多晶硅層間電介質(zhì)的所述部分是所述第二多晶硅層間電介質(zhì)的第一部分，所述第二多晶硅層間電介質(zhì)具有沿所述面排列且設(shè)置在所述第一多晶硅層間電介質(zhì)的所述部分與由所述溝槽限定的壁之間的第二部分。
11.根據(jù)權(quán)利要求9所述的裝置，其中，所述柵極電介質(zhì)的所述部分與所述第二多晶硅層間電介質(zhì)耦接。
12.根據(jù)權(quán)利要求9所述的裝置，其中，所述第二多晶硅層間電介質(zhì)的所述部分限定沿所述面排列的環(huán)。
13.根據(jù)權(quán)利要求9所述的裝置，其中，所述溝槽限定壁，所述壁具有與垂直于所述軸的線交叉的第一位置和與所述線交叉的第二位置，并且所述柵極電介質(zhì)具有沿所述線從所述第一位置延伸至所述第二位置的部分。
14.根據(jù)權(quán)利要求9所述的裝置，其中，在所述溝槽內(nèi)形成所述第二多晶硅層間電介質(zhì)之后，在所述溝槽內(nèi)形成所述第一多晶硅層間電介質(zhì)。
15.ー種裝置,包括 屏蔽電介質(zhì)，設(shè)置在半導(dǎo)體的外延層內(nèi)的溝槽內(nèi)； 屏蔽電極，設(shè)置在所述屏蔽電介質(zhì)內(nèi)； 多晶硅層間電介質(zhì)，具有與所述屏蔽電介質(zhì)耦接的第一部分和與所述屏蔽電極耦接的第二部分，所述多晶硅層間電介質(zhì)具有限定凹形形狀的頂面；以及 柵極電介質(zhì)，具有設(shè)置在所述多晶硅層間電介質(zhì)的頂面上的部分。
16.根據(jù)權(quán)利要求15所述的裝置，其中，所述多晶硅層間電介質(zhì)是第一沉積氧化物，所述柵極電介質(zhì)是第一熱生長氧化物，并且所述屏蔽電介質(zhì)是第二熱生長氧化物或第二沉積氧化物中的至少ー種。
17.根據(jù)權(quán)利要求15所述的裝置，其中，所述多晶硅層間電介質(zhì)的頂面、所述屏蔽電極和所述柵極電介質(zhì)沿縱軸排列， 所述多晶硅層間電介質(zhì)的所述第一部分與所述屏蔽電極的壁鄰近設(shè)置。
18.根據(jù)權(quán)利要求15所述的裝置，其中，當(dāng)沉積時，所述多晶硅層間電介質(zhì)的厚度小于設(shè)置在所述屏蔽電極上的所述屏蔽電介質(zhì)的厚度。
19.根據(jù)權(quán)利要求15所述的裝置，其中，所述柵極電介質(zhì)的所述部分是所述柵極電介質(zhì)的第一部分，所述柵極電介質(zhì)具有與所述屏蔽電介質(zhì)的至少一部分耦接的第二部分，并且所述柵極電介質(zhì)的所述第一部分與所述柵極電介質(zhì)的所述第二部分鄰近設(shè)置。
20.—種方法,包括 在設(shè)置在半導(dǎo)體的外延層的溝槽內(nèi)的屏蔽電介質(zhì)內(nèi)形成屏蔽電極； 除去設(shè)置在所述屏蔽電極上方的所述屏蔽電介質(zhì)的第一部分，使得所述屏蔽電介質(zhì)的第二部分保持與所述溝槽的壁耦接；以及 在所述溝槽內(nèi)形成多晶硅層間電介質(zhì)，所述多晶硅層間電介質(zhì)沿所述屏蔽電介質(zhì)的所述第二部分的厚度小于所述屏蔽電介質(zhì)的所述第一部分和所述屏蔽電介質(zhì)的所述第二部分的組合厚度。
21.根據(jù)權(quán)利要求20所述的方法，其中，所述除去包括在形成所述多晶硅層間電介質(zhì)之前除去所述屏蔽電介質(zhì)的所述第一部分以形成與所述屏蔽電極的壁鄰近的凹陷部，所述形成多晶硅層間電介質(zhì)包括在所述凹陷部內(nèi)形成所述多晶硅層間電介質(zhì)。
22.根據(jù)權(quán)利要求20所述的方法，還包括 通過除去所述多晶硅層間電介質(zhì)的一部分和所述屏蔽電介質(zhì)的所述第二部分的至少一部分而暴露所述溝槽的所述壁的一部分。
全文摘要
本發(fā)明提供了一種屏蔽柵極MOSFET器件中的多晶硅層間電介質(zhì)。在一個總體方面中，裝置可以包括設(shè)置在沿半導(dǎo)體的外延層內(nèi)的軸排列的溝槽內(nèi)的屏蔽電介質(zhì)以及設(shè)置在所述屏蔽電介質(zhì)內(nèi)且沿所述軸排列的屏蔽電極。所述裝置可以包括第一多晶硅層間電介質(zhì)和第二多晶硅層間電介質(zhì)，其中所述第一多晶硅層間電介質(zhì)具有與垂直于所述軸的面交叉的部分，其中所述面與所述屏蔽電極交叉，所述第二多晶硅層間電介質(zhì)具有與所述面交叉且設(shè)置在所述第一多晶硅層間電介質(zhì)和所述屏蔽電極之間的部分。所述裝置還可以包括具有設(shè)置在所述第一多晶硅層間電介質(zhì)上的部分的柵極電介質(zhì)。
文檔編號H01L29/40GK102683390SQ20121007209
公開日2012年9月19日 申請日期2012年3月16日 優(yōu)先權(quán)日2011年3月16日
發(fā)明者迪安·E·普羅布斯特 申請人:飛兆半導(dǎo)體公司