專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，并且特別涉及包括在不同基板上形成且彼此電連接的多個(gè)場(chǎng)效應(yīng)晶體管(FET)的半導(dǎo)體裝置以及該半導(dǎo)體裝置的制造方法。
背景技術(shù)：
在半導(dǎo)體裝置中，諸如FET的半導(dǎo)體元件的尺寸根據(jù)摩爾(Moore)的比例定律減小，以改善諸如處理速度和功耗的特性。然而，在半導(dǎo)體裝置中，隨著尺寸上的進(jìn)一步減小以及性能上的進(jìn)一步改善，如何有效地彼此連接半導(dǎo)體元件變得很重要。特別是對(duì)于三維結(jié)構(gòu)的半導(dǎo)體裝置，其中層疊多個(gè)基板，以便堆疊多個(gè)基板來改善集成度，已經(jīng)研究了各種元件的連接方法。此外，對(duì)于集成不能以相同的工藝形成在相同基板上的晶體管以便改善性能的情況或類似的情況，對(duì)于層疊基板的需求日益增長(zhǎng)。上述這種情況增加的背景之一可為，例如，由于短溝道效應(yīng)這樣的因素，性能改善上的困難日益增加。為了克服所述的困難，例如，已經(jīng)提出向溝道區(qū)域施加應(yīng)力以產(chǎn)生應(yīng)變，從而改善載流子遷移率來增加導(dǎo)通狀態(tài)電流。特別地，已經(jīng)知曉用應(yīng)力襯層(stress liner layer)覆蓋FET以在溝道區(qū)域中產(chǎn)生應(yīng)變。這里，向η型MOS (金屬氧化物半導(dǎo)體)FET的溝道區(qū)域施加拉應(yīng)力的應(yīng)力襯層用于改善電子遷移率。同樣，對(duì)于P型M0SFET，應(yīng)力襯層施加壓應(yīng)力以改善空穴遷移率(參JaLH. S. Yang et al. ,“Dual Stress Liner for High Performance Sub_45nm Gate LengthSOI CMOS Manufacturing, ” IEDM Tech. Dig.，p. 1075，2004 (在下文稱為非專利文件 I)或曰本專利特開No. 2010-205951，
和
段等(在下文稱為專利文件I))·此外，已經(jīng)提出采用晶格常數(shù)與半導(dǎo)體基板不同的外延層來形成一對(duì)源極-漏極區(qū)域，以為溝道區(qū)域施加應(yīng)變。例如，在η型MOSFET中，諸如SIC的施加拉應(yīng)力的材料用于形成一對(duì)源極-漏極區(qū)域。另一方面，在P型MOSFET中，諸如SiGe的施加壓應(yīng)力的材料用于形成一對(duì)源極-漏極區(qū)域(例如，參見日本專利特開No. 2006-203091，
段和圖7等(在下文稱為專利文件2))。此外，已經(jīng)知曉將FET形成為使溝道區(qū)域設(shè)置在半導(dǎo)體的具有高載流子遷移率的晶體取向平面上。例如，η型MOSFET形成為使“(100)”面用作溝道區(qū)域來改善電子遷移率。另一方面，P型MOSFET形成為使例如(110)面用作溝道區(qū)域來改善空穴遷移率(例如，參見 Μ. Yang et al. , iiHigh Performance CMOS Fabricated on Hybrid Substrate withDifferent Crystal Orientation, ”IEDM, pp. 453-456, 2003 (在下文稱為非專利文件 2)和日本專利特開No. 2007-194337，
段等(在下文稱為專利文件3))。此外，隨著柵極絕緣膜的厚度不斷減小，有時(shí)產(chǎn)生柵極漏電流而導(dǎo)致功耗增加等這樣的故障。已經(jīng)提出一種高介電常數(shù)材料，即高k材料，其介電常數(shù)高于氧化硅，以形成柵極絕緣膜，以便防止如上所述的故障。例如，采用HfSiON等作為高k材料形成柵極絕緣膜。在采用高k材料形成柵極絕緣膜的情況下，為了促使特征表現(xiàn)出來，柵極電極不由多晶硅形成，而是由金屬材料形成。這里，對(duì)于FET的閾值電壓Vth的控制，η型MOSFET和ρ型MOSFET由彼此不同的金屬材料形成，從而為η型MOSFET和ρ型MOSFET的柵極電壓獲得適當(dāng)?shù)墓瘮?shù)。特別地，在η型MOSFET中，采用使柵極電極的功函數(shù)位于導(dǎo)帶的一端的金屬形成柵極電極。同時(shí)，在P型MOSFET中，采用使柵極電極的功函數(shù)位于價(jià)帶的一端的金屬形成柵極電極(例如，參見 L. Witters et al·, “8人 TinV Gate-First Dual Channel TechnologyAchieving Low-Vt High Performance, ” IEEE, 2010 (在下文稱為非專利文件 3)和日本專利特開No. 2005-285809,
、
和
段等(在下文稱為專利文件4))。

發(fā)明內(nèi)容
如上所述，為了確保優(yōu)良的特性，采用彼此不同的材料形成η型MOSFET和ρ型MOSFET。因此，當(dāng)在CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)裝置的制造中η型MOSFET和ρ型 MOSFET形成在相同的基板上時(shí)，它們需要彼此分開形成以確保MOSFET的特性。例如，在一種導(dǎo)電類型的MOSFET形成在半導(dǎo)體基板上后，另一種導(dǎo)電類型的MOSFET形成在相同的半導(dǎo)體基板上。因此，步驟數(shù)量多，制造效率低，并且制造成本有時(shí)增加。例如，在不同的晶體取向平面設(shè)置在相同的基板上以便增加η型MOSFET和ρ型MOSFET中的載流子遷移率的情況下，需要采用將不同晶體取向平面的層貼合到基板的工藝。此外，當(dāng)η型MOSFET和ρ型MOSFET分別形成在相同的基板上時(shí)，在某些情況下需要采用高晶體生長(zhǎng)技術(shù)(參見非專利文件2)。此外，如果先前設(shè)置的一個(gè)FET經(jīng)受高溫條件，如在柵極絕緣膜形成在另一個(gè)FET上或在離子注入后執(zhí)行退火工藝的情況下，則有時(shí)出現(xiàn)一個(gè)FET的特性下降，導(dǎo)致組合有FET的裝置的可靠性下降。特別是45nm節(jié)點(diǎn)代(generation)的后續(xù)代的FET,這樣故障的出現(xiàn)顯露出來(參見非專利文件3)。從而，所希望的是提供一種半導(dǎo)體裝置及其制造方法，其能夠?qū)崿F(xiàn)制造效率的提聞、成本的降低和遷移率的提聞。根據(jù)本發(fā)明的實(shí)施例，所提供的半導(dǎo)體裝置包括提供有第一場(chǎng)效應(yīng)晶體管的第一基板和提供有第二導(dǎo)電類型的第二場(chǎng)效應(yīng)晶體管的第二基板，第一和第二基板在其分別提供第一和第二場(chǎng)效應(yīng)晶體管的基板面處彼此貼合，第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管彼此電連接。在上述半導(dǎo)體裝置中，提供有第三場(chǎng)效應(yīng)晶體管的一個(gè)或更多個(gè)第三基板層疊在第二基板的與第一基板相對(duì)的面的相反側(cè)的面上。此外，第二基板和第三基板分別在其一個(gè)面和另一個(gè)面上包括晶體管連接配線層和中繼配線層，晶體管連接配線層連接到基板中的場(chǎng)效應(yīng)晶體管，晶體管連接配線層通過層間絕緣層中形成的接觸部(contact)連接到場(chǎng)效應(yīng)晶體管的柵極電極或源極-漏極區(qū)域，并且每個(gè)基板的一個(gè)面?zhèn)群土硪粋€(gè)面?zhèn)忍峁┑膬蓚€(gè)中繼配線層通過層間絕緣膜中形成的接觸部和基板中以穿透狀態(tài)形成的連接通路彼此連接。在上述半導(dǎo)體裝置中，用于檢測(cè)從第一基板的第二基板相反側(cè)的背面入射的入射光的光接收部分形成在第一基板上。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，所提供的半導(dǎo)體裝置的制造方法包括在第一基板上提供第一場(chǎng)效應(yīng)晶體管，在第二基板上提供第二場(chǎng)效應(yīng)晶體管，在第一基板和第二基板的每一個(gè)上形成用于第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管的連接結(jié)構(gòu)，以及在其上分別提供有第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管的基板面處將第一基板和第二基板彼此貼合，以通過基板貼合而由連接結(jié)構(gòu)將第一和第二場(chǎng)效應(yīng)晶體管彼此電連接。在半導(dǎo)體裝置及其制造方法中，例如，第一導(dǎo)電類型的第一場(chǎng)效應(yīng)晶體管提供在第一基板上。然后，與第一導(dǎo)電類型不同的第二導(dǎo)電類型的第二場(chǎng)效應(yīng)晶體管提供在第二基板上。然后，第一基板和第二基板彼此相對(duì)且彼此貼合。這時(shí)，基板在其分別形成有第一和第二場(chǎng)效應(yīng)晶體管的基板面處貼合。特別地，根據(jù)本發(fā)明實(shí)施例的制造方法，在貼合基板時(shí)，第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管通過基板上預(yù)先形成的連接結(jié)構(gòu)而彼此電連接。 根據(jù)本發(fā)明，可提供能實(shí)現(xiàn)制造效率提高、成本降低和可靠性提高的半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法。通過下面的描述和所附的權(quán)利要求并接合附圖，本發(fā)明的以上和其它特征以及優(yōu)點(diǎn)將變得明顯易懂，附圖中相同的部件或原件由相同的參考標(biāo)號(hào)表示。


圖I是根據(jù)實(shí)施例I的半導(dǎo)體裝置的電路構(gòu)造的電路圖；圖2是示出圖I的半導(dǎo)體裝置的主要部分的透視圖；圖3是沿著圖2的X11-X12平面剖取的示意性截面圖；圖4是沿著圖2的X21-X22平面剖取的示意性截面圖；圖5是沿著圖2的X31-X32平面剖取的示意性截面圖；圖6是示出η型MOSFET的主要部分的示意圖，其構(gòu)成圖I的半導(dǎo)體裝置的一部分； 圖7是示出ρ型MOSFET的主要部分的示意圖，其構(gòu)成圖I的半導(dǎo)體裝置的一部分；圖8是示意性地示出圖I的半導(dǎo)體裝置的制造方法的流程圖；圖9至圖13是沿著圖2的Χ11-Χ12平面剖取的示意性截面圖，示出了圖8所示的制造方法的不同步驟； 圖14至圖18是沿著圖2的Χ21-Χ22平面剖取的示意性截面圖，并且示出了圖8的制造方法的電連接步驟的不同階段；圖19是示出根據(jù)實(shí)施例2的半導(dǎo)體裝置的制造方法的主要部分的示意性截面圖；圖20是沿著圖2的Χ11-Χ12平面剖取的示意性截面圖，但是示出了根據(jù)實(shí)施例3的半導(dǎo)體裝置的部分；圖21至圖23是示出圖20的半導(dǎo)體裝置的制造方法的不同步驟的示意性截面圖；圖24是沿著圖2的Χ11-Χ12平面剖取的示意性截面圖，但是示出了根據(jù)實(shí)施例4的半導(dǎo)體裝置的主要部分；
圖25是沿著圖2的X11-X12平面剖取的示意性截面圖，但是示出了根據(jù)實(shí)施例5的半導(dǎo)體裝置的主要部分；圖26是示出圖25的半導(dǎo)體裝置的η型MOSFET的主要部分的示意性俯視平面圖；圖27是示出圖25的半導(dǎo)體裝置的P型MOSFET的主要部分的示意性俯視平面圖；圖28是根據(jù)實(shí)施例6的半導(dǎo)體裝置的示意性俯視平面圖；圖29是示出圖28的半導(dǎo)體裝置的η型MOSFET的主要部分的示意性俯視平面圖；圖30是示出圖28的半導(dǎo)體裝置的P型MOSFET的主要部分的示意性俯視平面圖；圖31是根據(jù)實(shí)施例7的半導(dǎo)體裝置的示意性俯視平面圖；圖32是示出圖28的半導(dǎo)體裝置的η型MOSFET的主要部分的示意性俯視平面圖； 圖33是示出圖28的半導(dǎo)體裝置的P型MOSFET的主要部分的示意性俯視平面圖；圖34是示出根據(jù)實(shí)施例8的半導(dǎo)體裝置的電路構(gòu)造的電路圖；圖35是示出圖34的半導(dǎo)體裝置的主要部分的透視圖；圖36是圖34的半導(dǎo)體裝置的第一基板上設(shè)置的η型MOSFET的示意性俯視平面圖；圖37是示出圖34的半導(dǎo)體裝置的第二基板上設(shè)置的P型MOSFET的示意性俯視平面圖；圖38是示出根據(jù)實(shí)施例9的半導(dǎo)體裝置的主要部分的電路圖；圖39是示出根據(jù)實(shí)施例10的半導(dǎo)體裝置的主要部分的示意性俯視平面圖；圖40是沿著圖39的Χ41-Χ42平面剖取的示意性截面圖；圖41是示出η型MOSFET的主要部分的示意圖，其構(gòu)成圖39的半導(dǎo)體裝置的一部分；圖42是示出ρ型MOSFET的主要部分的示意圖，其構(gòu)成圖39的半導(dǎo)體裝置的一部分；圖43Α和圖43Β至圖47是沿著圖39的Χ41-Χ42平面剖取的示意性截面圖，示出了圖39的半導(dǎo)體裝置的制造方法的不同步驟；圖48是沿著圖39的Χ41-Χ42平面剖取的示意性截面圖，但是示出了根據(jù)實(shí)施例11的半導(dǎo)體裝置的主要部分；圖49Α和圖49Β至圖52是沿著圖39的Χ41-Χ42平面剖取的示意性截面圖，但是示出了圖39的半導(dǎo)體裝置的制造方法的不同步驟；圖53Α是示出根據(jù)實(shí)施例12的半導(dǎo)體裝置的MOSFET的基本結(jié)構(gòu)的示意性平面圖，而圖53Β是沿著圖53Α的Υ21-Υ22線剖取的示意性截面圖；圖54Α至圖54C、圖55Α和圖55Β是示出根據(jù)實(shí)施例12的裝置構(gòu)造I的半導(dǎo)體裝置的主要部分的示意圖，并且示出了該半導(dǎo)體裝置的制造方法；圖56Α至圖56C、圖57Α和圖57Β是示出根據(jù)實(shí)施例12的裝置構(gòu)造2的半導(dǎo)體裝置的主要部分的示意圖，并且示出了該半導(dǎo)體裝置的制造方法；圖58Α至圖58C、圖59Α和59Β是示出根據(jù)實(shí)施例12的裝置構(gòu)造3的半導(dǎo)體裝置的主要部分的示意圖，并且示出了該半導(dǎo)體裝置的制造方法；圖60和圖61分別是示出根據(jù)實(shí)施例13的半導(dǎo)體裝置的主要部分的示意性截面圖和透視圖62A至圖62B、圖63A和圖63B是示出根據(jù)實(shí)施例13的半導(dǎo)體裝置的主要部分的示意圖，并且示出了該半導(dǎo)體裝置的制造方法；圖64A至圖64C是示出根據(jù)實(shí)施例13的多個(gè)層疊的半導(dǎo)體裝置及其制造方法示例的不意圖；圖65A和圖65B至圖6 分別是示出根據(jù)實(shí)施例14的多個(gè)層疊的半導(dǎo)體裝置及其制造方法示例的示意性透視圖和示意性截面圖；圖66A和圖66B、圖67A和圖67B以及圖68A和圖68B分別是示出實(shí)施例14的不同變化的示意圖和示意性截面圖；圖69是示出根據(jù)修改I的半導(dǎo)體裝置的示意性截面圖；圖70是示出圖39的半導(dǎo)體裝置的不同部分的示意性截面圖圖71是示出根據(jù)修改2的半導(dǎo)體裝置的示意性截面圖；以及圖72是示出在不同修改的半導(dǎo)體裝置中η型MOSFET的柵極電極的示意性截面圖。
具體實(shí)施例方式下面，參考附圖描述在此公開的本發(fā)明的優(yōu)選實(shí)施例。描述以下面的順序給出。I.實(shí)施例I (η型FET和ρ型FET設(shè)置在彼此貼合的不同基板上)2.實(shí)施例2 (同時(shí)形成通路)3.實(shí)施例3 (接合部分上的層間絕緣膜由低k材料制造)4.實(shí)施例4 (下基板的裝置隔離部分不是STI)5.實(shí)施例5 (采用共享通路)6.實(shí)施例6 (η型FET和ρ型FET的柵極的縱向方向彼此垂直相交)7.實(shí)施例7 (η型FET和ρ型FET的柵極的縱向方向彼此以45°相交)8.實(shí)施例8 (形成NAND電路)9.實(shí)施例9 (形成NOR電路)10.實(shí)施例10 (配線層彼此直接連接)11.實(shí)施例11 (設(shè)置完全硅化的源極-漏極區(qū)域)12.實(shí)施例12(在配線層彼此直接連接的情況下，溝道方向彼此平行或垂直)13.實(shí)施例13 (形成鰭FET)14.實(shí)施例14(層疊三層或更多的多層基板)15.修改(采用化合物半導(dǎo)體等)〈I.實(shí)施例 1>Α.裝置構(gòu)造圖I至5分別示出了根據(jù)實(shí)施例I的半導(dǎo)體裝置的主要部分。具體地講，圖I是示出半導(dǎo)體裝置的電路構(gòu)造的電路圖。圖2是示出半導(dǎo)體裝置的主要部分的透視圖。應(yīng)當(dāng)注意的是，圖2是示意性平面圖，其中兩個(gè)基板一個(gè)設(shè)置在另一個(gè)上，并且為了確保高可見度，在左右方向上(即X方向上)以及在上下方向上(即y方向上)，以小距離錯(cuò)位的關(guān)系示出了兩個(gè)基板上形成的圖案。圖3至5是示出半導(dǎo)體裝置的主要部分的截面圖。具體而言，圖3示出了沿著圖2的X11-X12平面剖取的截面圖；圖4示出了沿著X21-X22平面剖取的截面圖；而圖5示出了沿著X31-X32平面剖取的截面圖。應(yīng)當(dāng)注意的是，上述附圖以不同的比例示出，從而可易于識(shí)別所示元件的布置。參見圖I至圖5，半導(dǎo)體裝置I包括CMOS電路，該CMOS電路包括η型MOSFET IllN和P型MOSFET 211Ρ。應(yīng)當(dāng)注意的是，在圖2中，ρ型MOSFET 211Ρ由圓點(diǎn)表示，而沒有圓點(diǎn)應(yīng)用于η型MOSFET 11 IN。參見圖1，η型MOSFET IllN和ρ型MOSFET 211Ρ彼此電連接，以構(gòu)造例如CMOS反相電路(CMOS inverter circuit)或NOT電路。換言之，半導(dǎo)體裝置I中的η型MOSFET 11 IN和ρ型MOSFET 21IP電連接為，當(dāng)高電平的輸入信號(hào)輸入到半導(dǎo)體裝置I時(shí)，半導(dǎo)體裝置I輸出低電平的輸出信號(hào)，但是，當(dāng)?shù)碗娖降妮斎胄盘?hào)輸入到半導(dǎo)體裝置I時(shí)，半導(dǎo)體裝置I輸出高電平的輸出信號(hào)。具體而言，η型MOSFET 11 IN和ρ型MOSFET 21IP的柵極彼此電連接，并且還電連接到半導(dǎo)體裝置I的輸入端子In，如圖I所示。η型MOSFET IllN的漏極和ρ型MOSFET 211Ρ的漏極彼此電連接，并且還電連接到半導(dǎo)體裝置I的輸出端子Out。η型MOSFET IllN的源極電連接到接地GND。同時(shí)，ρ型MOSFET 211Ρ的源極電連接到電源電壓端子Vdd。半導(dǎo)體裝置I的N型MOSFET IllN和ρ型MOSFET 211Ρ彼此以相對(duì)的關(guān)系設(shè)置，如圖2所示。這里，“M0SFET以彼此相對(duì)的關(guān)系設(shè)置”是指柵極電極的溝道側(cè)的相反側(cè)的面彼此面對(duì)?，F(xiàn)在參見圖3至圖5，半導(dǎo)體裝置I包括第一基板101和第二基板201。第一基板101和第二基板201彼此以相對(duì)的關(guān)系設(shè)置。N型MOSFET IllN設(shè)置在第一基板101的與第二基板201相對(duì)的面上，即第一基板101的上面上。同時(shí)，ρ型MOSFET 211Ρ設(shè)置在第二基板201的與第一基板101相對(duì)的面上，即第二基板201的下面上。多層配線層310設(shè)置在第二基板201的面(位于與第一基板101相對(duì)的下面的相反側(cè))上，即第二基板201的上面上。盡管在下文描述細(xì)節(jié)，但是η型MOSFET IllN和ρ型MOSFET 211Ρ通過多個(gè)配線彼此電連接，所述配線例如為多層配線層310中設(shè)置的配線層321Η。圖6示出了 η型MOSFET的主要部分，其構(gòu)成半導(dǎo)體裝置的一部分，而圖7示出了P型MOSFET的主要部分，其構(gòu)成半導(dǎo)體裝置的一部分。在圖6和圖7中，示出了上面，并且由上層覆蓋的下層中的構(gòu)件部分的輪廓由細(xì)虛線表示。此外，在η型MOSFET IllN和ρ型MOSFET 21IP之上，構(gòu)成多層配線層310的多個(gè)配線中的一些配線，即最下部分的那些配線由粗虛線表示。參見圖6，η型MOSFET IllN包括柵極電極IllG和一對(duì)源極-漏極區(qū)域IllA和IllB0如圖7所示，ρ型MOSFET 21IP包括柵極電極21IG和一對(duì)源極-漏極區(qū)域21IA和211Β.
下面繼續(xù)描述所述部件的細(xì)節(jié)。A-1.第一基板 101第一基板101是(100)基板，例如，由單晶硅半導(dǎo)體制造。N型MOSFET IllN設(shè)置在第一基板101的與第二基板201相對(duì)的面上，即第一基板的上面上，如圖3至圖5所示。如圖3等所示，η型MOSFET 11 IN具有LDD (輕摻雜漏極)結(jié)構(gòu)。N型MOSFET 11 IN設(shè)置為，例如，溝道方向指向第一基板101的(100)面的〈110〉取向，從而可使電子遷移率很高。應(yīng)當(dāng)注意的是，本發(fā)明中的“溝道方向”是指溝道電流流動(dòng)的方向或者源極-漏極區(qū)域彼此分開的方向。、如圖3等所示，η型MOSFET IllN設(shè)置在由元件隔離層110分隔的第一基板101的區(qū)域中。元件隔離層110設(shè)置為，例如，設(shè)置S TI(淺溝槽隔離)結(jié)構(gòu)。特別地，元件隔離層110在平面上形成溝槽(沒有示出)，該平面即為第一基板101的xy平面，從而使其隔離成η型MOSFET IllN要形成在該面上的區(qū)域。因此，元件隔離層110通過在溝槽(沒有示出)中埋設(shè)諸如氧化硅的絕緣體而形成。η型MOSFET IllN的柵極電極IllG設(shè)置在平面上，即第一基板101的xy平面上，從而使其以凸起的方式突出，并且其間插設(shè)有柵極絕緣膜111Z，如圖3所示。柵極電極IllG設(shè)置為使其在平面上具有矩形截面，該平面即為垂直于第一基板101的平面(即xy平面)的yz平面。此外，柵極電極IllG延伸為使其縱向方向?qū)?yīng)于第一基板101的平面(即xy平面)上的y方向，如圖6所示。柵極絕緣膜IllZ采用高介電常數(shù)或高k材料形成，其介電常數(shù)高于二氧化硅。同時(shí)，柵極電極IllG采用使其功函數(shù)位于導(dǎo)帶的一端的金屬材料形成。側(cè)壁SWl設(shè)置在柵極電極IllG的相反側(cè)上，其間插設(shè)有絕緣膜Z1。側(cè)壁SWl采用諸如SiN的絕緣材料形成。絕緣膜Zl設(shè)置為覆蓋柵極電極IllG的側(cè)面以及第一基板101的上面與柵極電極IllG的相反側(cè)部分接觸的部分。絕緣膜Zl采用諸如SiO2的絕緣材料形成。關(guān)于η型MOSFET 111Ν，成對(duì)的源極-漏極區(qū)域IllA和IllB設(shè)置為夾著溝道區(qū)域的一部分，在該部分的溝道區(qū)域中柵極電極IllG設(shè)置在第一基板101上。源極-漏極區(qū)域11IA和11IB具有低濃度雜質(zhì)區(qū)域11IAL或11IBL和高濃度雜質(zhì)區(qū)域11IAH或111ΒΗ,如圖3等所示。低濃度雜質(zhì)區(qū)域11IAL和11IBL以及高濃度雜質(zhì)區(qū)域11IAH和11IBH摻雜有η型雜質(zhì)。如圖3等所示，低濃度雜質(zhì)區(qū)域11IAL和IllBL設(shè)置在第一基板101的一部分之下，在該部分處絕緣膜Zl和側(cè)壁SWl設(shè)置在第一基板101的上面?zhèn)取５蜐舛入s質(zhì)區(qū)域IllAL和IllBL是延伸區(qū)域，并且設(shè)置為在其間夾著溝道區(qū)域。如圖3等所示，高濃度雜質(zhì)區(qū)域11IAH和IllBH設(shè)置在第一基板101的該部分的相反側(cè)，在該部分處絕緣膜Zl和側(cè)壁SWl設(shè)置在第一基板101的上面?zhèn)?。高濃度雜質(zhì)區(qū)域IllAH和IllBH設(shè)置為在其間夾著溝道區(qū)域，并且其間插設(shè)有低濃度雜質(zhì)區(qū)域IllAL和IllBL0高濃度雜質(zhì)區(qū)域11IAH和IllBH的雜質(zhì)濃度高于低濃度雜質(zhì)區(qū)域11IAL和IllBL的雜質(zhì)濃度，并且高濃度雜質(zhì)區(qū)域IllAH和IllBH形成在較深位置。例如，在第一基板101上形成凹陷部分后通過從凹陷部分外延生長(zhǎng)晶體而形成高濃度雜質(zhì)區(qū)域11IAH和111BH。例如，高濃度雜質(zhì)區(qū)域11IAH和IllBH由晶格常數(shù)與第一基板101不同的材料形成，并且設(shè)置為向溝道區(qū)域施加拉力，以提高電子遷移率。第一基板101上設(shè)置有應(yīng)力襯層121，如圖3至圖5所示。應(yīng)力襯層121設(shè)置為覆蓋第一基板101的其上設(shè)置η型MOSFET IllN的上面，如圖3等所示。這里，為了提高η型MOSFET IllN的電子遷移率，應(yīng)力襯層121采用向溝道區(qū)域施加拉應(yīng)力的材料形成。此外，應(yīng)力襯層121構(gòu)造為用作蝕刻停止層。換言之，應(yīng)力襯層121是CESL (接觸蝕刻停止的襯墊)層。平坦化膜131設(shè)置在第一基板101上，如圖3至圖5所示。平坦化膜131設(shè)置為 使其覆蓋第一基板101上的應(yīng)力襯層121的上面，以設(shè)置平坦面，如圖3等所示。多個(gè)配線層111ΗΑ、11IHB和11IHG設(shè)置在第一基板101上，如圖3至圖5所示。配線層111ΗΑ、111ΗΒ和IllHG設(shè)置在平坦化膜131的上面上，如圖3至圖5所示。應(yīng)當(dāng)注意的是，在本發(fā)明中，“配線層”和“配線”不是表明線狀的表示，而是意味著在多層的配線層中使相同的導(dǎo)電層工作的層。從而，配線層或配線的平面形狀不限于線狀，而是可為任何其它形狀，例如，正方形或矩形形狀。配線層IllHA設(shè)置為使其通過延伸穿過平坦化膜131的接觸部Cll電連接到一個(gè)源極-漏極區(qū)域111Α，如圖3所示。特別地，配線層IllHA連接到源極-漏極區(qū)域IllA的高濃度雜質(zhì)區(qū)域111ΑΗ。此外，配線層11IHA形成為包括沿著y方向在源極-漏極區(qū)域11IA之上延伸的部分，如圖6所示。換言之，配線層IllHA形成為使其縱向方向?qū)?yīng)于y方向。此外，配線層IllHA形成為包括從其在y方向上延伸的部分的上端在X方向上延伸到外側(cè)的部分。配線層IllHB設(shè)置為使其通過延伸穿過平坦化膜131的另一個(gè)接觸部Cll電連接到另一個(gè)源極-漏極區(qū)域111B，如圖3所示。特別地，配線層IllHB連接到源極-漏極區(qū)域IllB的高濃度雜質(zhì)區(qū)域111BH。此外，配線層IllHB形成為包括沿著y方向在源極_漏極區(qū)域IllB之上延伸的部分。換言之，配線層IllHB形成為使其縱向方向?qū)?yīng)于y方向。此夕卜，配線層IllHB形成為包括從其在I方向上延伸的部分的下端在X方向上延伸到外側(cè)的部分。配線層IllHG設(shè)置為通過延伸穿過平坦化膜131的再一個(gè)接觸部Cll電連接到柵極電極111G，如圖4所示。此外，配線層11IHG形成為包括從柵極電極11IG的上端在柵極電極IllG之上在X方向上延伸的部分，如圖6所示。換言之，配線層IllHG形成為使其縱
向方向與X方向一致。配線層IllHAUllHBiP IllHG涂有多個(gè)層間絕緣膜132和151，如圖3至圖5所
/Jn ο例如，平坦化膜131以及層間絕緣膜132和151采用諸如氧化硅或氮化硅的絕緣材料形成。例如，配線層111HA、111HB和IllHG以及接觸部Cll采用諸如Al或Cu的金屬材料形成。A-2.第二基板 201第二基板201是(110)基板，例如，由單晶硅半導(dǎo)體形成。
P型MOSFET 211P設(shè)置在第二基板201的與第一基板101相對(duì)的面上，即第二基板201的下面上，如圖3至圖5所示。P型MOSFET 211P具有LDD結(jié)構(gòu)，如圖3等所示。這里，ρ型M0SFET211P設(shè)置為，例如，使其溝道方向指向第二基板201的(110)面上的〈110〉方向，從而可獲得高空穴遷移率。如圖3等所示，ρ型MOSFET 21IP設(shè)置在第二基板201上由元件隔離層210分隔的區(qū)域中。這里，元件隔離層210設(shè)置為，例如，設(shè)置STI結(jié)構(gòu)。特別地，元件隔離層210在第二基板201的平面(即xy平面)上形成溝槽(沒有示出)，從而分隔出ρ型MOSFET 21IP 要設(shè)置在第二基板201上的區(qū)域。在形成溝槽后，例如，諸如氧化硅的絕緣體埋設(shè)在溝槽中以形成元件隔離層210。ρ型MOSFET 211P的柵極電極211G設(shè)置為在第二基板201的平面(即xy平面)上經(jīng)由柵極絕緣膜211Z以凸起的狀態(tài)突出，如圖3等所示。柵極電極211G設(shè)置為使其在與xy平面上的第二基板201的平面垂直的平面(即yz平面)上具有矩形截面。此外，柵極電極211G延伸為使其縱向方向?qū)?yīng)于第二基板201的平面(即xy平面)上的y方向，如圖7所示。柵極絕緣膜21IZ采用高介電常數(shù)或高k材料形成。柵極電極21IG采用使其功函數(shù)位于價(jià)帶的一端的金屬材料形成。側(cè)壁SW2設(shè)置在柵極電極211G的相反側(cè)上，并且其間插設(shè)有絕緣膜Z2。例如，側(cè)壁SW2采用諸如SiN的絕緣材料形成。絕緣膜Z2設(shè)置為覆蓋柵極電極211G的側(cè)面以及第二基板201的面上設(shè)置為相鄰于柵極電極211G的相反側(cè)的部分。例如，絕緣膜Z2采用諸如SiO2的絕緣材料形成。ρ型MOSFET 211P的成對(duì)的源極-漏極區(qū)域211A和211B以夾著溝道區(qū)域的一部分的方式設(shè)置，在該部分的溝道區(qū)域中柵極電極211G設(shè)置在第二基板201上，如圖3等所
/Jn ο源極-漏極區(qū)域21IA和21IB具有低濃度雜質(zhì)區(qū)域21IAL或21IBL以及高濃度雜質(zhì)區(qū)域211AH或211BH，如圖3等所示。低濃度雜質(zhì)區(qū)域211AL和211BL以及高濃度雜質(zhì)區(qū)域211AH和211BH摻雜有ρ型雜質(zhì)。低濃度雜質(zhì)區(qū)域211AL和211BL設(shè)置在第二基板201的一部分之上，在該部分上絕緣膜Z2和側(cè)壁SW2設(shè)置在第二基板201的下面?zhèn)龋鐖D3等所示。低濃度雜質(zhì)區(qū)域21IAL和211BL是延伸區(qū)域，并且設(shè)置為其間夾著溝道區(qū)域。如圖3等所示，高濃度雜質(zhì)區(qū)域211AH和211BH設(shè)置在第二基板201的該部分的相反側(cè)，在該部分處絕緣膜Z2和側(cè)壁SW2設(shè)置在第二基板201的下面?zhèn)?。高濃度雜質(zhì)區(qū)域21IAH和21IBH設(shè)置為其間夾著溝道區(qū)域，并且其間插設(shè)有低濃度雜質(zhì)區(qū)域21IAL和211BL。高濃度雜質(zhì)區(qū)域211AH和211BH的雜質(zhì)濃度高于低濃度雜質(zhì)區(qū)域211AL和211BL的雜質(zhì)濃度，并且高濃度雜質(zhì)區(qū)域211AH和211BH形成在較深的位置。例如，在第二基板201上形成凹陷部分后通過從凹陷部分外延生長(zhǎng)晶體而形成高濃度雜質(zhì)區(qū)域211AH和211BH。例如，高濃度雜質(zhì)區(qū)域211AH和211BH由晶格常數(shù)與第二基板201不同的材料形成，并且設(shè)置為向溝道區(qū)域施加壓力，以提高空穴遷移率。
第二基板201上設(shè)置有應(yīng)力襯層221，如圖3至圖5所示。應(yīng)力襯層221設(shè)置為覆蓋第二基板201的其上設(shè)置ρ型MOSFET 211P的面，如圖3等所示。這里，為了提高P型MOSFET 211P的空穴遷移率，應(yīng)力襯層221采用為溝道區(qū)域施加壓應(yīng)力的材料形成。此外，應(yīng)力襯層221構(gòu)造為用作蝕刻停止層。換言之，應(yīng)力襯層221是CESL層。平坦化膜231設(shè)置在第二基板201上，如圖3至圖5所示。平坦化膜231設(shè)置為使其覆蓋第二基板201上的應(yīng)力襯層221以設(shè)置平坦面，如圖3等所示。多個(gè)配線層211HA、211HB和211HG設(shè)置在第二基板201上，如圖3至圖5所示。配線層211HA、211HB和211HG設(shè)置在平坦化膜231的與第一基板101相對(duì)的面上，如圖3至圖5所示。
配線層211HA設(shè)置為使其通過延伸穿過平坦化膜231的接觸部C21電連接到一個(gè)源極-漏極區(qū)域211A，如圖3所示。特別地，配線層211HA連接到源極-漏極區(qū)域211A的高濃度雜質(zhì)區(qū)域211AH。此外，配線層211HA形成為包括沿著y方向在源極-漏極區(qū)域211A之下延伸的部分，如圖7所示。換言之，配線層211HA形成為使其縱向方向?qū)?yīng)于y方向。配線層211HB設(shè)置為使其通過延伸穿過平坦化膜231的另一個(gè)接觸部C21電連接到另一個(gè)源極-漏極區(qū)域211B，如圖3所示。特別地，配線層21IHB連接到源極-漏極區(qū)域211B的高濃度雜質(zhì)區(qū)域211BH。此外，配線層211HB形成為包括沿著y方向在源極_漏極區(qū)域211B之下延伸的部分。換言之，配線層211HB形成為使其縱向方向?qū)?yīng)于y方向。此夕卜，配線層211HB形成為包括從其在I方向上延伸的部分的下端在X方向上延伸到外側(cè)的部分。配線層211HG設(shè)置為通過延伸穿過平坦化膜231的再一個(gè)接觸部C21電連接到柵極電極211G，如圖4所示。此外，配線層21IHG形成為包括在x方向上從柵極電極21IG的上端在柵極電極211G之下延伸的部分，如圖7所示。換言之，配線層211HG形成為使其縱
向方向與X方向一致。配線層211HA、211HB和211HG涂有多個(gè)層間絕緣膜232和251，如圖3至圖5所
/Jn ο例如，平坦化膜231以及層間絕緣膜232和251采用諸如氧化硅或氮化硅的絕緣材料形成。例如，配線層211HA、211HB和211HG以及接觸部C21采用諸如Al或Cu的金屬材料形成。如圖3至圖5所示，第二基板201與第一基板101相對(duì)。這里，第二基板201的其上設(shè)置P型MOSFET 211P的面與第一基板101的其上設(shè)置η型MOSFET IllN的面相對(duì)。換言之，第二基板201設(shè)置為其上設(shè)置的層間絕緣膜251與第一基板101上設(shè)置的層間絕緣膜151相對(duì)。第二基板201貼合到第一基板101。這里，第二基板201上設(shè)置的層間絕緣膜251貼合到第一基板101上設(shè)置的層間絕緣膜151。在本實(shí)施例中，各部件設(shè)置為使η型MOSFET IllN和ρ型M0SFET211P相對(duì)于沿其將第一基板101和第二基板201接合在一起的接合平面SM對(duì)稱設(shè)置。Α-3.多層配線層310多層配線層310設(shè)置在第二基板201的上面上，該上面與第一基板101相對(duì)的下面相反，如圖3至圖5所示。多層配線層310包括多個(gè)絕緣層311至316以及多個(gè)配線，諸如配線層321H等。例如，六個(gè)絕緣層311至316順序?qū)盈B。包括所述配線層321H的配線層疊在多層配線層310的內(nèi)部，并且適當(dāng)?shù)赝ㄟ^接觸部(例如接觸部331C)而彼此電連接。多層配線層310構(gòu)造為電連接η型MOSFET IllN和ρ型MOSFET 211Ρ，如圖4和圖5所示。特別地，在多層配線層310中，第一層絕緣層311的上面上設(shè)置的配線層321Η通過接觸部C12電連接到第一基板101上設(shè)置的配線層111HG。此外，配線層321Η通過接觸部C22電連接到第二基板201中設(shè)置的配線層211HG。配線層321Η形成為使其在平面上具有矩形形狀，如圖6和圖7所示。此外，如圖4所示，配線層321Η通過接觸部331C連接到
第三層絕緣層313的上面上設(shè)置的配線層341Η。配線層341Η通過接觸部351C連接到第五層絕緣層315的上面上設(shè)置的配線層361Η。配線層361Η電連接到輸入端子In。這樣，多層配線層310將η型MOSFET IllN的柵極電極IllG和ρ型MOSFET 21IP的柵極電極21IG彼此電連接，并且將它們進(jìn)一步電連接到輸入端子Ιη(參見圖I)。此外，如圖4所示，在多層配線層310中，第一層絕緣層311的上面上設(shè)置的配線層322Η通過接觸部C12電連接到第一基板101上設(shè)置的配線層111ΗΑ。配線層322Η形成為使其在平面上具有矩形形狀，如圖6所示。此外，如圖4所示，配線層322Η通過接觸部332C連接到第三層絕緣層313的上面上設(shè)置的配線層342Η。配線層342Η通過接觸部352C連接到第五層絕緣層315的上面上設(shè)置的配線層362Η。配線層362Η電連接到接地GND。這樣，多層配線層310將η型MOSFET IllN的源極-漏極區(qū)域IllA電連接到接地GND(參見圖I)。此外，如圖5所示，在多層配線層310中，第一層絕緣層311的上面上設(shè)置的配線層323Η通過接觸部C22電連接到第二基板201上設(shè)置的配線層211ΗΒ。配線層323Η形成為使其在平面上具有矩形形狀，如圖7所示。此外，如圖5所示，配線層323Η通過接觸部333C連接到第三層絕緣層313的上面上設(shè)置的配線層343Η。配線層343Η通過接觸部353C連接到第五層絕緣層315的上面上設(shè)置的配線層363Η。配線層363Η電連接到電源電壓端子Vdd。這樣，多層配線層310將ρ型MOSFET 21IP的源極-漏極區(qū)域21IB電連接到電源電壓端子Vdd (參見圖I)。此外，如圖5所示，在多層配線層310中，第一層絕緣層311的上面上設(shè)置的配線層324H通過接觸部C12電連接到第一基板101上設(shè)置的配線層111HB。此外，配線層321H通過接觸部C22電連接到第二基板201上設(shè)置的配線層211HA。配線層324H形成為使其在平面上具有矩形形狀，如圖6和圖7所示。此外，如圖5所示，配線層324H通過接觸部334C連接到第三層絕緣層313的上面上設(shè)置的配線層344H。配線層344H通過接觸部354C連接到第五層絕緣層315的上面上設(shè)置的配線層364H。此外，配線層364H電連接到輸出端子Out。這樣，多層配線層310將η型MOSFET IllN的源極-漏極區(qū)域IllB和ρ型MOSFET21IP的源極-漏極區(qū)域21IA彼此電連接(參見圖I)。此外，多層配線層310將η型MOSFETIllN的源極-漏極區(qū)域IllB和ρ型MOSFET 21IP的源極-漏極區(qū)域21IA電連接到輸出端子Out (參見圖I) οB.制造方法
下面描述制造上述半導(dǎo)體裝置I的制造方法。圖8至圖18分別示出了實(shí)施例I中的半導(dǎo)體裝置的制造方法的主要部分。圖8是制造流程圖。圖9至圖18是類似于圖3至圖5的截面圖，并且示出了圖8所示的步驟形成的截面。圖9至圖13特別示出了類似于圖3沿著X11-X12平面剖取的截面。同時(shí)，圖14至圖18示出了沿著圖2的X21-X22平面剖取的截面。B-1.在第一基板 101 上形成 η 型 MOSFET IllN第一步驟ST10，η型MOSFET IllN形成在第一基板101上，如圖8所示。 這里，η型MOSFET IllN以如上所述的方式形成在第一基板101的上面上由元件隔離層Iio分隔的區(qū)域中，如圖9所示。在本實(shí)施例中，η型MOSFET IllN設(shè)置為，例如，使其溝道方向指向第一基板101的
(100)面的〈110〉取向。特別地，元件隔離層110首先形成在第一基板101的上面上。例如，在第一基板101的上面上形成溝槽，使其具有150nm至200nm的深度，并且用氧化硅填充，以形成元件隔尚層110。然后，形成柵極絕緣膜111Z，并且然后形成柵極電極111G。在本實(shí)施例中，柵極絕緣膜IllZ采用高介電常數(shù)或高k材料形成。然后，柵極電極IllG采用使其功函數(shù)位于導(dǎo)帶的一端的金屬材料形成。例如，柵極絕緣膜IllZ和柵極電極IllG根據(jù)下面給出的條件適當(dāng)形成。柵極絕緣膜IllZ的形成條件材料HfO2厚度0.5nm 至 2nm膜形成方法CVD或?yàn)R射柵極電極IllG的形成條件下層含Al的TiN(Al的成分比例0· 5至5原子％ ),厚度Inm至2nm上層Al或 W,厚度 20nm 至 40nm膜形成方法CVD或?yàn)R射應(yīng)當(dāng)注意的是，不僅上面所列的HfO2而且諸如HfSiON或Ta2O3的各種高k材料可用于形成柵極絕緣膜111Z。然后，形成低濃度雜質(zhì)區(qū)域IllAL和111BL。優(yōu)選地，例如，在下面給出的條件下形成低濃度雜質(zhì)區(qū)域IllAL和111BL。低濃度雜質(zhì)區(qū)域11IAL和11IBL的形成條件深度0.5nm 至 20nm寬度10nm至 40nm雜質(zhì)濃度約I X IO13CnT2在形成絕緣膜Zl之后，形成側(cè)壁SW1。然后，通過諸如蝕刻這樣的工藝選擇性去除第一基板101的上面的要形成高濃度雜質(zhì)區(qū)域11IAH和IllBH的部分，以在第一基板101的上面上形成凹陷部分。然后，從凹陷部分外延生長(zhǎng)晶體，并且然后注入雜質(zhì)離子，以形成高濃度雜質(zhì)區(qū)域IllAH和111BH。
在本實(shí)施例中，晶格常數(shù)與第一基板101不同并且向溝道區(qū)域施加拉力的材料被用于形成高濃度雜質(zhì)區(qū)域11IAH和111BH。優(yōu)選地，例如，在下面的條件下形成高濃度雜質(zhì)區(qū)域11IAH和111BH。高濃度雜質(zhì)區(qū)域IllAH和IllBH的形成條件材料SiC(C濃度低于3原子％ )深度50nm至 IOOnm膜形成方法CVD雜質(zhì)濃度^lX IO15CnT2
然后，執(zhí)行諸如活化退火工藝這樣的工藝，以形成η型MOSFET IllN0在形成η型MOSFET IllN后，以覆蓋第一基板101的設(shè)置η型MOSFET IllN的上面的方式，設(shè)置應(yīng)力襯層121。這里，在高濃度雜質(zhì)區(qū)域IllAH和IllBH的上面形成硅化物層(沒有示出)后，以覆蓋整個(gè)η型MOSFET IllN的方式設(shè)置應(yīng)力襯層121。在本實(shí)施例中，向η型MOSFET 11 IN的溝道區(qū)域施加拉應(yīng)力的材料被用于形成應(yīng)力襯層121。例如，優(yōu)選地，在下面所述的條件下形成應(yīng)力襯層121。應(yīng)力襯層121的形成條件材料SiN厚度20nm至 200nm膜形成方法CVD然后，平坦化膜131設(shè)置為覆蓋第一基板101上應(yīng)力襯層121的上面。平坦化膜131采用絕緣材料形成。然后，配線層IllHA和IllHB形成在平坦化膜131的上面上。盡管圖9中沒有示出，但是配線層IllHG也以如圖4所示的類似方式設(shè)置。這里，配線層IllHA和IllHB (111HG，圖4)在形成接觸部Cll后設(shè)置，使其延伸穿過平坦化膜131。例如，在形成深度為80nm至130nm的接觸孔后，將導(dǎo)電材料填充在接觸孔中以形成接觸部C11。然后，多個(gè)配線層IllHA和111HB(111HG，圖4)形成為使其厚度可為75nm至lOOnm。應(yīng)當(dāng)注意的是,在形成接觸孔時(shí),應(yīng)力襯層121用作蝕刻停止層。其后，以覆蓋多個(gè)配線層IllHA和IllHB (111HG，圖4)的方式依次設(shè)置多個(gè)層間絕緣膜132和151。例如，在設(shè)置厚度為約IOnm至20nm的蝕刻停止層(沒有示出)后，設(shè)置層間絕緣膜132和151。層間絕緣膜151形成為使其具有例如約20nm至50nm的厚度。B-2.在第二基板 201 上形成 ρ 型 MOSFET 211P其后，在第二基板201上形成ρ型MOSFET 211P，如圖8所示(步驟ST20)。這里，ρ型MOSFET 211P以如上所述的方式形成在第二基板201的上面由元件隔離層210分隔的區(qū)域中。在本實(shí)施例中，ρ型MOSFET 211P設(shè)置為使溝道方向例如指向第二基板201的
(110)面上的〈110〉取向。特別地，首先在第二基板201的上面上形成元件隔離層210。例如，通過在第二基板201的上面上形成溝槽以具有150nm至200nm的深度，并且然后在溝槽中埋設(shè)氧化硅，形成兀件隔尚層210。
然后，在形成柵極絕緣膜21IZ后，形成柵極電極21IG。在本實(shí)施例中，柵極絕緣膜21IZ采用高介電常數(shù)或高k材料形成。同時(shí)，柵極電極211G采用使其功函數(shù)位于價(jià)帶的一端的金屬材料形成。優(yōu)選地，例如，在下面給出的條件下形成柵極絕緣膜211Z和柵極電極211G。柵極絕緣膜211Z的形成條件材料=HfO2厚度0.5nm 至 2nm膜形成方法CVD或?yàn)R射柵極電極21IG的形成條件下層不含Al的TiN,厚度Inm至2nm上層A1或 W，厚度 20nm 至 40nm膜形成方法CVD或?yàn)R射應(yīng)當(dāng)注意的是，除了上面列出的HfO2,諸如HfSiON或Ta2O3的各種高k材料可用于形成柵極絕緣膜111Z。然后，形成低濃度雜質(zhì)區(qū)域211AL和211BL。優(yōu)選地，例如，在下面給出的條件下形成低濃度雜質(zhì)區(qū)域211AL和211BL。低濃度雜質(zhì)區(qū)域21IAL和21IBL的形成條件深度0.5nm 至 20nm寬度10nm至 40nm雜質(zhì)濃度^lX IO13CnT2然后，在形成絕緣膜Z2后，形成側(cè)壁SW2。然后，通過諸如蝕刻這樣的工藝，選擇性去除第二基板201的上面上要形成高濃度雜質(zhì)區(qū)域21IAH和21IBH的部分，以在第二基板201的上面上形成凹陷部分。然后，從凹陷部分外延生長(zhǎng)晶體，并且注入雜質(zhì)離子，以形成高濃度雜質(zhì)區(qū)域21IAH和211BH。在本實(shí)施例中，晶格常數(shù)與第二基板201不同并且向溝道區(qū)域施加拉應(yīng)力的材料被用于形成高濃度雜質(zhì)區(qū)域21IAH和211BH。優(yōu)選地，例如，在下面給出的條件下形成高濃度雜質(zhì)區(qū)域211AH和211BH。高濃度雜質(zhì)區(qū)域21IAH和21IBH的形成條件材料SiGe (Ge濃度10至45原子％ )深度50nm至 IOOnm膜形成方法CVD雜質(zhì)濃度約I X IO15CnT2然后，執(zhí)行諸如活化退火工藝這樣的工藝，以形成ρ型MOSFET 211P。在形成ρ型MOSFET 211Ρ后，以覆蓋第二基板201的設(shè)置有ρ型M0SFET211P的上面的方式，設(shè)置應(yīng)力襯層221。這里，在高濃度雜質(zhì)區(qū)域211ΑΗ和211ΒΗ的上面形成硅化物層(沒有示出)后，以覆蓋整個(gè)P型MOSFET 21IP的方式，設(shè)置應(yīng)力襯層121。在本實(shí)施例中，向ρ型MOSFET 21IP的溝道區(qū)域施加壓應(yīng)力的材料被用于形成應(yīng)力襯層221。優(yōu)選地，在下面給出的條件下形成應(yīng)力襯層221。
應(yīng)力襯層221的形成條件材料SiN厚度20nm至 200nm膜形成方法CVD然后，以覆蓋第二基板201上的應(yīng)力襯層221的上面的方式，設(shè)置平坦化膜231。平坦化膜231采用絕緣材料形成。然后，配線層211HA和211HB設(shè)置在平坦化膜231的上面上。盡管圖10中沒有示出，但是配線層211HG也與如圖4所示的類似方式設(shè)置。這里，在形成接觸部C21后設(shè)置多個(gè)配線層21IHA和211HB(211HG，圖4)，使它們延伸穿過平坦化膜231。例如，通過形成深度 為SOnm至130nm的接觸孔，并且然后在接觸孔中埋設(shè)導(dǎo)電材料，形成接觸部C21。然后，多個(gè)配線層21IHA和21IHB (211HG，圖4)形成為使其厚度為75nm至lOOnm。應(yīng)當(dāng)注意的是，在形成接觸孔時(shí)，應(yīng)力襯層221用作蝕刻停止層。其后，以覆蓋多個(gè)配線層211HA和211HB(211HG，圖4)的方式，依次設(shè)置多個(gè)層間絕緣膜232和251。例如，在設(shè)置厚度為約IOnm至20nm的蝕刻停止層(沒有示出)后，設(shè)置層間絕緣膜232和251。層間絕緣膜251形成為使其厚度例如為約20nm至50nm。在本實(shí)施例中，類似于第一基板101上設(shè)置的層間絕緣膜151的材料被用于形成層間絕緣膜251。應(yīng)當(dāng)注意的是，層間絕緣膜251可采用與第一基板101上設(shè)置的層間絕緣膜151不同的材料形成。B-3.第一基板101和第二基板201的貼合然后，在步驟ST30，第一基板101和第二基板201彼此貼合，如圖8所示。這里，第一基板101和第二基板201以彼此相對(duì)的關(guān)系設(shè)置，并且然后彼此貼合，如圖11所示。特別地，第一基板101的設(shè)置有η型MOSFET IllN的面和元件隔離層210的設(shè)置有P型MOSFET 211Ρ的面以彼此相對(duì)的關(guān)系設(shè)置。換言之，第二基板201翻轉(zhuǎn)以與第一基板101相對(duì)。然后，第一基板101上設(shè)置的層間絕緣膜151和第二基板201上設(shè)置的層間絕緣膜251設(shè)置成彼此接觸，并且然后貼合在一起。第一基板101上設(shè)置的層間絕緣膜151和第二基板201上設(shè)置的層間絕緣膜251接合在一起，并且通過等離子體接合而彼此貼合。換言之，等離子體處理的面利用脫水聚合反應(yīng)而接合在一起。因?yàn)榈入x子體貼合在低溫環(huán)境下執(zhí)行，例如，在低于400°C的溫度下，所以設(shè)備的可靠性不會(huì)變壞，這從防止雜質(zhì)再分布的發(fā)生和金屬配線的耐熱性等角度上考慮是優(yōu)選的。應(yīng)當(dāng)注意的是，盡管沒有示出，但是第一基板101和第二基板201在采用其上設(shè)置的對(duì)準(zhǔn)標(biāo)記(沒有示出)以高精度執(zhí)行其定位后而彼此貼合。B-4.第二基板201的薄化然后，在步驟ST40，元件隔離層210形成為薄膜，如圖8所示。這里，第二基板201的上面(位于與第一基板101相對(duì)的下面的相反側(cè))被拋光，以使第二基板201形成為薄膜。例如，執(zhí)行CMP (化學(xué)機(jī)械拋光)工藝，以將第二基板201的上面拋光至第二基板201的設(shè)置有S TI結(jié)構(gòu)的元件隔離層210的部分。Β-5· η 型 MOSFET 11 IN 和 ρ 型 MOSFET 21IP 的電連接其后，在步驟ST50，將η型MOSFET IllN和ρ型MOSFET 211Ρ彼此電連接，如圖8所示。這里，如圖3至圖5所示，多層配線層310設(shè)置在第二基板201的上面上(位于與第一基板101相對(duì)的下面的相反側(cè))，以將η型MOSFET IllN和ρ型MOSFET 211Ρ彼此電連接。特別地，設(shè)置包括多個(gè)絕緣層311至316和多個(gè)配線(例如配線層321Η)以及接觸部(例如接觸部331C)的多層配線層310。特別地，第一層絕緣層311形成在第二基板201的上面上(位于與第一基板101 相對(duì)的下面的相反側(cè))，如圖13所示。在當(dāng)前步驟，第一層絕緣層311也形成在圖4所示的截面中，如圖14所示。盡管沒有示出，但是在圖5所示的截面中，也形成第一層絕緣層311。例如，厚度為IOnm至50nm的氧化硅膜形成為第一層絕緣層311。然后，孔V12形成為暴露第一基板101上設(shè)置的導(dǎo)電層IllHA和IllHG的表面。此夕卜，在當(dāng)前狀態(tài)下，在圖5所示的截面中，孔V12也形成為暴露配線層IllHB的表面。這里，通過從第一基板101和第二基板201的層疊體去除要形成孔V12的部分，形成孔V12。例如，形成底部直徑為30nm至50nm的孔V12。此外，孔V12形成為使其深寬比(aspect ratio)可為例如7. 5至20。然后，另一個(gè)孔V22形成為暴露第二基板201上設(shè)置的配線層211HG的上面，如 圖16所示。在當(dāng)前步驟上，盡管圖16沒有示出，但是其它孔V22形成為使配線層211HA和211HB的面也可暴露在圖5所示的截面中。這里，通過采用光刻和蝕刻去除第一基板101和第二基板201的層疊體要形成孔V22的部分，形成孔V22。例如，形成底部直徑為30nm至50nm的孔V22。此外，孔V22形成為深寬比可為例如5至13。優(yōu)選地，孔V12和V22形成為其間的距離可大于孔V12和V22的直徑。然后，將導(dǎo)電材料填充在孔V12和V22內(nèi)，以在第二基板201的上面?zhèn)刃纬山饘倌?01，如圖17所示。在當(dāng)前步驟上，盡管沒有示出，但是在圖5所示的截面上導(dǎo)電材料也填充在孔V12和V22內(nèi)，以在第二基板201的上面?zhèn)刃纬山饘倌?01。金屬膜501例如通過設(shè)置Ti或TiN的阻擋金屬層(沒有示出)并且然后通過CVD形成諸如W的金屬材料膜而形成。以這樣的方式通過在孔V21和V22中填充導(dǎo)電材料而形成接觸部。應(yīng)當(dāng)注意的是，在本發(fā)明中，在接觸部當(dāng)中，特別是延伸穿過基板的任何接觸部有時(shí)稱為“連接通路”，而在層間絕緣膜中設(shè)置的任何接觸部有時(shí)簡(jiǎn)稱為“接觸部”。此外，在不區(qū)別形成孔的物體是基板或?qū)娱g絕緣膜的情況下，孔中的接觸部稱為“接觸部”。然后，從第一層絕緣層311的上面去除金屬膜501，以形成接觸部C12和C22，如圖18所示。在當(dāng)前步驟上，盡管沒有示出，但是在圖5所示的截面中從第一層絕緣層311的上面也去除金屬膜501，以形成接觸部C12和C22。例如，執(zhí)行CMP以從第一層絕緣層311的上面去除金屬膜501。其后，形成構(gòu)成多層配線層310的其它絕緣層312至316、諸如配線層321H的多個(gè)配線以及諸如接觸部331C的接觸部，如圖3至圖5所示。諸如配線層321H的配線由Cu通過鑲嵌技術(shù)形成。以這樣的方式完成半導(dǎo)體裝置I。C.結(jié)論如上所述，在本實(shí)施例中，半導(dǎo)體裝置I包括設(shè)置η型MOSFET IllN的第一基板101和設(shè)置P型MOSFET 211Ρ的第二基板201。第一基板101和第二基板201彼此相對(duì)且貼合。此外，η型MOSFET IllN和ρ型M0SFET211P彼此電連接。這里，η型MOSFET IllN設(shè)置在第一基板101的與第二基板201相對(duì)的面上。同時(shí)，P型MOSFET 211Ρ設(shè)置在第二基板201的與第一基板101相對(duì)的面上。η型MOSFET IllN和P型MOSFET 211Ρ以彼此相對(duì)的關(guān)系設(shè)置。配線層321Η等設(shè)置在第二基板201的面(位于與第一基板101相對(duì)的面的相反偵U上。η型MOSFET IllN和ρ型MOSFET 211Ρ通過配線層321Η等彼此電連接。此外，半導(dǎo)體裝置I包括延伸穿過第二基板201的接觸部C12和C22，并且電連接到η型MOSFETIllN0 η型MOSFET IllN和ρ型MOSFET 211Ρ通過接觸部C12和C22彼此電連接。以這種方式，在本實(shí)施例中，η型MOSFET IllN設(shè)置在第一基板101上，并且ρ型MOSFET 21IP設(shè)置在第二基板201上。因此，在本實(shí)施例中，例如，如下面給出的表格所示，η型MOSFET IllN和ρ型MOSFET 21IP可采用不同的MOSFET來改善特性。[表I]
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 第一基板，在所述第一基板上提供有第一場(chǎng)效應(yīng)晶體管；以及 第二基板，在所述第二基板上提供有第二場(chǎng)效應(yīng)晶體管； 所述第一基板和所述第二基板在它們的分別提供所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的基板面處彼此貼合； 所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中第一導(dǎo)電類型的所述第一場(chǎng)效應(yīng)晶體管提供在所述第一基板的與所述第二基板相對(duì)的面上； 第二導(dǎo)電類型的所述第二場(chǎng)效應(yīng)晶體管提供在所述第二基板的與所述第一基板相對(duì) 的面上；并且 所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管提供為彼此相對(duì)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中所述第一基板具有連接到所述第一場(chǎng)效應(yīng)晶體管的晶體管連接配線層； 所述第二基板具有連接到所述第二場(chǎng)效應(yīng)晶體管的晶體管連接配線層；并且 所述第一基板和所述第二基板的兩個(gè)晶體管連接配線層直接接合在一起。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中直接接合在一起的所述兩個(gè)晶體管連接配線層由銅、鋁或者含有鉭、鈦和鎢的任何一種的銅或鋁的金屬材料制造。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中所述第二場(chǎng)效應(yīng)晶體管包括完全硅化層，在所述完全硅化層中所述第二基板中形成的源極-漏極區(qū)域在厚度方向上的整個(gè)區(qū)域被硅化。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中所述第二基板包括其他的配線層，所述其他的配線層隔著層間絕緣膜形成在所述第二基板的與所述第一基板相對(duì)的面的相反面上；并且 所述完全硅化層在其與所述第一基板相對(duì)的面的相反側(cè)的面處通過所述層間絕緣膜中形成的接觸部連接到所述其他的配線層。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中提供有第三場(chǎng)效應(yīng)晶體管的一個(gè)或更多個(gè)第三基板層疊在所述第二基板的與所述第一基板相對(duì)的面的相反側(cè)的面上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中所述第二基板和所述第三基板分別在其一個(gè)面和另一個(gè)面上包括晶體管連接配線層和中繼配線層，所述晶體管連接配線層連接到所述基板中的場(chǎng)效應(yīng)晶體管； 所述晶體管連接配線層通過層間絕緣層中形成的接觸部連接到所述場(chǎng)效應(yīng)晶體管的柵極電極或源極-漏極區(qū)域；并且 每個(gè)基板的所述一個(gè)面?zhèn)群土硪粋€(gè)面?zhèn)忍峁┑膬蓚€(gè)中繼配線層通過所述層間絕緣膜中形成的接觸部和所述基板中以穿透狀態(tài)形成的連接通路彼此連接。
9.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中包括所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管并且層疊在垂直于所述第一基板的面和所述第二基板的面的方向上的場(chǎng)效應(yīng)晶體管具有鰭場(chǎng)效應(yīng)晶體管結(jié)構(gòu)。
10.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中層疊包括所述第一基板和所述第二基板的多個(gè)基板的兩個(gè)或更多個(gè)核電路塊堆疊為形成多個(gè)核電路部分；所述核電路塊的每個(gè)都包括多個(gè)局部配線層，所述多個(gè)局部配線層在層疊方向上以絕緣膜插設(shè)在各層之間的狀態(tài)層疊在所述基板的一側(cè)； 層疊且其間插設(shè)有絕緣膜的多個(gè)全局配線層還形成在所述核電路部分的最上層中的核電路塊的最上部分；并且 所述全局配線層的每個(gè)都通過延伸穿過所述基板的連接通路和所述層間絕緣膜中的配線層以及接觸部連接到作為連接對(duì)象的所述局部配線層。
11.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中層疊包括所述第一基板和所述第二基板的多個(gè)基板；并且 信號(hào)或電壓的輸入-輸出部分形成在所述第一基板上或者距所述第一基板最遠(yuǎn)的基板上。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述輸入-輸出部分形成在所述第一基板上；并且 所述第一場(chǎng)效應(yīng)晶體管構(gòu)成所述輸入-輸出部分中的電路。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述輸入-輸出部分包括設(shè)置在距所述第一基板最遠(yuǎn)的基板的與所述第一基板相對(duì)的面的相反側(cè)的面上的外部端子或電磁感應(yīng)線圈。
14.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中所述第二基板包括提供在其與所述第一基板相對(duì)的面的相反側(cè)的面上的配線層；并且 所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管通過所述配線層彼此電連接。
15.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，還包括 連接通路，延伸穿過所述第二基板，并且電連接到所述第一場(chǎng)效應(yīng)晶體管；其中 所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管通過所述連接通路彼此電連接。
16.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中用于檢測(cè)從所述第一基板的所述第二基板相反側(cè)的背面入射的入射光的光接收部分形成在所述第一基板上。
17.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一基板包括提供在其第一平面取向的面上的所述第一場(chǎng)效應(yīng)晶體管；并且 所述第二基板包括提供在其與所述第一平面取向不同的第二平面取向的面上的所述第二場(chǎng)效應(yīng)晶體管。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其中所述第一基板的所述第一平面取向的面顯示的載流子遷移率比所述第一場(chǎng)效應(yīng)晶體管的所述第二平面取向的高；并且 所述第二基板的所述第二平面取向的面顯示的載流子遷移率比所述第二場(chǎng)效應(yīng)晶體管的所述第一平面取向的高。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置，其中，如果所述第一場(chǎng)效應(yīng)晶體管具有η型溝道，并且所述第二場(chǎng)效應(yīng)晶體管具有P型溝道，則所述第一平面取向的面是(100)面，而所述第二平面取向的面是(110)面；并且 如果所述第一場(chǎng)效應(yīng)晶體管具有P型溝道，并且所述第二場(chǎng)效應(yīng)晶體管具有η型溝道，則所述第一平面取向的面是(110)面,而所述第二平面取向的面是(100)面。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管形成為它們的溝道方向?yàn)椤?10〉方向。
21.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一基板包括第一應(yīng)力襯層，所述第一應(yīng)力襯層提供為覆蓋所述第一場(chǎng)效應(yīng)晶體管； 所述第二基板包括第二應(yīng)力襯層，所述第二應(yīng)力襯層提供為覆蓋所述第二場(chǎng)效應(yīng)晶體管； 所述第一應(yīng)力襯層形成為施加應(yīng)力以提高所述第一場(chǎng)效應(yīng)晶體管的載流子遷移率；并且 所述第二應(yīng)力襯層形成為施加應(yīng)力以提高所述第二場(chǎng)效應(yīng)晶體管的載流子遷移率。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體裝置，其中，如果所述第一場(chǎng)效應(yīng)晶體管具有η型溝道，并且所述第二場(chǎng)效應(yīng)晶體管具有P型溝道，則所述第一應(yīng)力襯層形成為施加拉應(yīng)力，而所述第二應(yīng)力襯層形成為施加壓應(yīng)力；并且 如果所述第一場(chǎng)效應(yīng)晶體管具有P型溝道，并且所述第二場(chǎng)效應(yīng)晶體管具有η型溝道，則所述第一應(yīng)力襯層形成為施加壓應(yīng)力，而所述第二應(yīng)力襯層形成為施加拉應(yīng)力。
23.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管形成為由成對(duì)的源極和漏極區(qū)域施加用于提高所述第一場(chǎng)效應(yīng)晶體管的載流子遷移率的應(yīng)力；并且 所述第二場(chǎng)效應(yīng)晶體管由與所述第一場(chǎng)效應(yīng)晶體管的所述成對(duì)的源極和漏極區(qū)域不同的材料形成，以便由成對(duì)的源極和漏極區(qū)域施加用于提高所述第二場(chǎng)效應(yīng)晶體管的載流子遷移率的應(yīng)力。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體裝置，其中，如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有η型溝道，則所述成對(duì)的源極和漏極區(qū)域由SiC形成，以用于施加拉應(yīng)力，并且，如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有P型溝道，則所述成對(duì)的源極和漏極區(qū)域由SiGe形成，以用于施加壓應(yīng)力。
25.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管包括由高k材料形成的柵極絕緣膜，所述高k材料的介電常數(shù)高于氧化硅的介電常數(shù)；并且 所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的所述柵極電極由彼此不同的金屬材料形成。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的所述柵極絕緣膜由HfSiON形成；并且 如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有η型溝道，則所述柵極電極由包含Al的TiN形成，并且，如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有P型溝道，則所述柵極電極由TiN形成。
27.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中，如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有η型溝道，則所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的溝道由III-V族化合物半導(dǎo)體形成，并且，如果所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管具有P型溝道，則所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的溝道由Ge形成。
28.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管的溝道方向和所述第二場(chǎng)效應(yīng)晶體管的溝道方向設(shè)置為彼此交叉。
29.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接，從而構(gòu)成反相電路。
30.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接，從而構(gòu)成NAND電路。
31.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接，從而構(gòu)成NOR電路。
32.—種半導(dǎo)體裝置的制造方法，包括 在第一基板上提供第一場(chǎng)效應(yīng)晶體管； 在第二基板上提供第二場(chǎng)效應(yīng)晶體管； 在其上分別提供有所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的基板面處將所述第一基板和所述第二基板彼此貼合；以及 將所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接。
33.一種半導(dǎo)體裝置的制造方法，包括 在第一基板上提供第一場(chǎng)效應(yīng)晶體管； 在第二基板上提供第二場(chǎng)效應(yīng)晶體管； 在所述第一基板和所述第二基板的每個(gè)上形成用于所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的連接結(jié)構(gòu)；以及 在其上分別提供有所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管的基板面處將所述第一基板和所述第二基板彼此貼合，以通過貼合所述基板而由所述連接結(jié)構(gòu)將所述第一場(chǎng)效應(yīng)晶體管和所述第二場(chǎng)效應(yīng)晶體管彼此電連接。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體裝置的制造方法，還包括 在所述第一基板上形成連接到所述第一場(chǎng)效應(yīng)晶體管的晶體管連接配線層；以及在所述第二基板上形成連接到所述第二場(chǎng)效應(yīng)晶體管的晶體管連接配線層；其中當(dāng)所述第一基板和所述第二基板彼此貼合時(shí)，所述晶體管連接配線層彼此接觸以建立電連接。
35.根據(jù)權(quán)利要求34所述的半導(dǎo)體裝置的制造方法，還包括 在所述第二基板的與所述第一基板相對(duì)的面的相反側(cè)的面上層疊一個(gè)或更多個(gè)第三基板，在所述第三基板上提供有第三場(chǎng)效應(yīng)晶體管；其中 所述第二基板或所述第三基板中用于連接到所述場(chǎng)效應(yīng)晶體管的晶體管連接配線層以及用于將相對(duì)于基板的上下不同基板彼此連接的中繼配線層預(yù)先形成在所述第二基板和所述第三基板的一個(gè)面和另一個(gè)面上； 在形成所述第二基板或所述第三基板時(shí)，所述晶體管連接配線層通過所述基板中的層間絕緣層中形成的接觸部連接到所述基板中的場(chǎng)效應(yīng)晶體管的柵極電極或源極-漏極區(qū)域；以及 當(dāng)所述第二基板和所述第一基板彼此貼合時(shí)或者當(dāng)層疊所述第三基板時(shí)，所述基板的一個(gè)面和另一個(gè)面上提供的兩個(gè)中繼配線層通過所述層間絕緣膜中形成的接觸部和形成為延伸穿過所述基板的連接通路彼此連接。
36.根據(jù)權(quán)利要求34所述的半導(dǎo)體裝置的制造方法，其中所述晶體管連接配線層具有埋入配線結(jié)構(gòu)，其中導(dǎo)電層埋設(shè)在層間絕緣膜的沿厚度方向貫通的部分中，并且所述導(dǎo)電層的表面與所述層間絕緣膜的表面一起被平坦化。
全文摘要
一種半導(dǎo)體裝置及其制造方法，該半導(dǎo)體裝置包括第一基板，其上提供第一場(chǎng)效應(yīng)晶體管；以及第二基板，其上提供第二導(dǎo)電類型的第二場(chǎng)效應(yīng)晶體管；第一和第二基板在其分別提供第一和第二場(chǎng)效應(yīng)晶體管的基板面上彼此貼合；第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管彼此電連接。
文檔編號(hào)H01L27/088GK102738168SQ201210092869
公開日2012年10月17日 申請(qǐng)日期2012年3月31日 優(yōu)先權(quán)日2011年3月31日
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