專利名稱：基于體硅的三維陣列式后柵型SiNWFET制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種基于體硅的三維陣列式后柵型硅納米線場效應(yīng)晶體管(SiNWFET)制備方法。
背景技術(shù)：
現(xiàn)有技術(shù)中，通過縮小晶體管的尺寸來提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標(biāo)。在過去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前，場效應(yīng)晶體管的物理柵長已接近20nm，柵介質(zhì)也僅有幾個氧原子層厚，通過縮小傳統(tǒng)場效應(yīng)晶體管的尺寸來提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和柵極漏電流使晶體管的開關(guān)性能變壞。納米線場效應(yīng)晶體管(Nanowire MOSFET, NWFET)有望解決這一問題。一方面，小的溝道厚度和寬度使納米線場效應(yīng)晶體管的柵極更接近于溝道的各個部分，有助于晶體管柵極調(diào)制能力的增強(qiáng)，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個方向?qū)系肋M(jìn)行調(diào)制，能夠進(jìn)一步增強(qiáng)調(diào)制能力，改善亞閾值特性。因此，納米線場效應(yīng)晶體管可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)一步縮小。另一方面，納米線場效應(yīng)晶體管利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫侖散射。對于一維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率?；谝陨蟽?yōu)勢，納米線場效應(yīng)晶體管越來越受到科研人員的關(guān)注。由于硅材料和工藝在半導(dǎo)體工業(yè)中占有主流地位，與其他材料相t匕，硅納米線場效應(yīng)晶體管(SiNWFET)的制作更容易與當(dāng)前工藝兼容。納米線場效應(yīng)晶體管的關(guān)鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對于硅納米線的制作，前者主要利用光刻(光學(xué)光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長機(jī)制，生長過程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的工藝路線制備的硅納米線由于其隨機(jī)性而不太適合硅納米線場效應(yīng)晶體管的制備，因此目前的硅納米線場效應(yīng)晶體管中的硅納米線主要是通過自上而下的工藝路線制備。目前，基于單個硅納米線的場效應(yīng)晶體管(MOSFET)工藝制備方法研究比較熱門，如申請?zhí)枮?00710098812. 4，發(fā)明名稱為“一種體硅納米線晶體管器件的制備方法”的中國專利，公開了一種基于體硅的通過自上而下的途徑實(shí)現(xiàn)體硅納米線結(jié)構(gòu)的工藝方法，由于其基于體硅的工藝特點(diǎn)，可以有效抑制器件的自加熱效應(yīng)。但隨著硅納米線截面積的縮小，器件的電流驅(qū)動能力會受到納米線截面積的限制，使得硅納米線場效應(yīng)晶體管在模擬或射頻電路中的應(yīng)用受到限制，因此，有人開始研究采用多條納米線作為輸運(yùn)溝道，以解決該問題。但由于多條納米線溝道結(jié)構(gòu)是橫向制備的，其集成密度將大打折扣。ff. ff. Fang 等人在 IEEE ELECTRON DEVICE LETTERS, VOL. 28，NO. 3，MARCH 2007 上發(fā)表的論文《Vertically Stacked SiGe Nanowire Array Channel CMOS Transistors》中提出了一種縱向制備硅納米線的方法，使得硅納米線場效應(yīng)晶體管器件在縱向集成多條硅納米線，從而使得器件的電流驅(qū)動能力成倍增大，同時集成密度不受影響。既可以保持平面結(jié)構(gòu)場效應(yīng)晶體管(FET)的優(yōu)勢又增強(qiáng)了柵極調(diào)制能力。其工藝方法是在SOI (Siliconon Insulator)上交替生長(Ge/Si Ge)/Si/(Ge/SiGe)/Si層，并在其上定義鰭形(Fin)結(jié)構(gòu)，然后進(jìn)行750°C干氧氧化，由于SiGe層較Si層有更快的氧化速率以致SiGe層完全被氧化，氧化過程中Ge進(jìn)入鄰近的Si層表面形成SiGe合金，腐蝕掉完全被氧化的SiGe層后得到三維堆積的、表面裹有SiGe合金的Si納米線。然后進(jìn)行熱氧化，在娃納米線(SiNW)表面形成SigGexO2作為柵極氧化層，再淀積無定型硅或者多晶硅，最后通過光刻和蝕刻形成柵極。該方法可以實(shí)現(xiàn)縱向堆疊型硅納米線場效應(yīng)晶體管結(jié)構(gòu)，但存在一個缺點(diǎn)當(dāng)SiGe層氧化過程中，Ge會濃縮到Si層的表面，去除Si02后，在硅納米線表面裹有一層濃縮后的SiGe合金。由于Ge02溶于水，它使得后續(xù)工藝面臨巨大的不便，另外，Ge02的介電常數(shù)較Si02小，Ge02與Si的界面態(tài)較大，不適合作為場效應(yīng)晶體管(FET)的柵氧化層

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于體硅的三維陣列式后柵型SiNWFET制備方法，可有效控制柵極溝槽輪廓，可有效增大硅納米場效應(yīng)晶體管集成度和器件電流驅(qū)動能力，并實(shí)現(xiàn)硅納米線場效應(yīng)晶體管的常規(guī)柵極氧化層結(jié)構(gòu)。為解決上述技術(shù)問題，本發(fā)明提供了一種基于體硅的三維陣列式后柵型SiNWFET制備方法，包括下列步驟提供一體娃襯底,所述體娃襯底上交替生長有SiGe層和Si層；對所述SiGe層和Si層進(jìn)行光刻和刻蝕，形成陣列式鰭形有源區(qū)，剩余的SiGe層和Si層作為源漏區(qū)；通過選擇性刻蝕去除所述陣列式鰭形有源區(qū)中的SiGe層，形成三維陣列式硅納米線；在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層；在所述虛擬隔離層內(nèi)形成柵極溝槽；在所述三維陣列式硅納米線上形成柵極氧化層；在所述柵極溝槽內(nèi)形成柵極；去除虛擬隔離層，形成隔離溝槽；在所述隔離溝槽內(nèi)形成隔離介質(zhì)層。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，距離所述體硅襯底最近的一層為SiGe層,距離體娃襯底最遠(yuǎn)的一層也為SiGe層?？蛇x的，在所述的基于體硅的三維陣列式后柵型S i NWFET制備方法中，對所述SiGe層和Si層進(jìn)行光刻和刻蝕之前，對所述源漏區(qū)之間的區(qū)域進(jìn)行離子注入?？蛇x的，在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，對所述SiGe層和Si層進(jìn)行光刻和刻蝕之前，對所述源漏區(qū)進(jìn)行離子注入?？蛇x的，在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層之后，對所述源漏區(qū)進(jìn)行離子注入。
在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述選擇性刻蝕采用次常壓化學(xué)氣相刻蝕法。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述次常壓化學(xué)氣相刻蝕法采用氫氣和氯化氫混合氣體，其中氫氣和氯化氫混合氣體的溫度在600°C 800°C之間，其中氯化氫的分壓大于300Torr。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述的每條硅納米線直徑在I納米 I微米之間。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述的每條硅納米線的截面形狀為圓形、橫向跑道形或縱向跑道形。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層之前，還包括 對所述三維陣列式硅納米線進(jìn)行熱氧化；蝕刻掉所述熱氧化形成的二氧化硅。較佳的，在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述虛擬隔離層的材料為無定形碳。較佳的，在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，在所述三維陣列式硅納米線上形成柵極氧化層步驟中采用原子層沉積技術(shù)。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述柵極氧化層的材料為二氧化硅、氮氧化硅或高K介質(zhì)層。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述高K介質(zhì)層是Hf02.A1203.Zr02中的一種或其任意組合。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述柵極的材料為多晶娃、無定形娃、金屬中的一種或其任意組合。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，在去除虛擬隔離層之前，對所述源漏區(qū)和柵極的上表面進(jìn)行自對準(zhǔn)硅、鍺硅金屬合金工藝。在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，所述隔離介質(zhì)層的材料為二氧化硅。較佳的，在所述的基于體硅的三維陣列式后柵型SiNWFET制備方法中，在所述隔離溝槽內(nèi)形成隔離介質(zhì)層步驟中，同時形成層間介質(zhì)層。本發(fā)明基于體硅的三維陣列式后柵型硅納米線場效應(yīng)晶體管結(jié)構(gòu)具有以下優(yōu)
占-
^ \\\ ·I、基于體硅，硅納米線場效應(yīng)晶體管源漏區(qū)與體硅襯底相連接，器件在工作過程中產(chǎn)生的大量熱量可以有效的通過源漏區(qū)傳給體硅襯底散出，從而無自加熱效應(yīng)。2、采用三維陣列式硅納米線結(jié)構(gòu)來設(shè)計(jì)硅納米線場效應(yīng)晶體管(SiNWFET)結(jié)構(gòu)，三維陣列式結(jié)構(gòu)使器件集成度成倍數(shù)增大，從而納米線條數(shù)成倍數(shù)增多，進(jìn)一步，使器件電流驅(qū)動能力也成倍數(shù)增大。3、采用虛擬隔離層工藝，在虛擬隔離層內(nèi)形成柵極溝槽，利于柵極溝槽輪廓控制，再在柵極溝槽內(nèi)形成柵極，為后柵工藝，并且無側(cè)墻工藝，簡化了工藝流程，最后在隔離溝槽內(nèi)形成隔離介質(zhì)層，為后隔離層工藝，進(jìn)一步，利于柵極和隔離介質(zhì)層的輪廓控制以及器件電性的控制，并能使源漏區(qū)以及隔離介質(zhì)層與柵極上表面在同一水平面，利于后續(xù)接觸孔工藝。4、在硅納米線上形成柵極氧化層工藝是獨(dú)立進(jìn)行的，從而可以采用常規(guī)的柵極氧
化層，如二氧化硅即可。


圖I為本發(fā)明一實(shí)施例中基于體硅的三維陣列式后柵型SiNWFET制備方法流程圖；圖2為本發(fā)明一實(shí)施例中體硅襯底的X-X’向剖面示意圖；圖3為本發(fā)明一實(shí)施例中對源漏區(qū)之間的區(qū)域進(jìn)行離子注入工藝的X-X’向剖面示意圖；圖4a和圖4b分別為本發(fā)明一實(shí)施例中陣列式鰭形有源區(qū)X_X’向和Y_Y’向剖面示意圖；圖5a和圖5b分別為本發(fā)明一實(shí)施例中去除SiGe層后的陣列式鰭形有源區(qū)X_X’向和Y-Y’向剖面示意圖；圖6為本發(fā)明一實(shí)施例中形成三維陣列式納米線的立體示意圖；圖7為本發(fā)明一實(shí)施例中每條硅納米線的截面形狀示意圖；圖8a和圖8b為本發(fā)明一實(shí)施例中沉積無定形碳后X_X’向和Y_Y’向剖面示意圖；圖9a和圖9b分別為本發(fā)明一實(shí)施例中對無定形碳進(jìn)行化學(xué)機(jī)械研磨后的X_X’向和Y-Y’向剖面示意圖；圖10為本發(fā)明一實(shí)施例中對源漏區(qū)進(jìn)行離子注入工藝的X-X’向剖面示意圖；圖Ila和圖Ilb分別為本發(fā)明一實(shí)施例中形成柵極溝槽后的X_X’向和Y_Y’向剖面示意圖；圖Ilc為本發(fā)明一實(shí)施例中形成柵極溝槽后的立體示意圖；圖12為本發(fā)明一實(shí)施例中形成柵極氧化層后的Χ-Χ’向剖面示意圖；圖13a和圖13b分別為本發(fā)明一實(shí)施例中沉積柵極材料后的X_X’向和Y_Y’向剖面示意圖；圖14a和圖14b分別為本發(fā)明一實(shí)施例中對柵極材料進(jìn)行化學(xué)機(jī)械研磨后的X_X’向和Y-Y’向剖面示意圖；圖15a和圖15b分別為本發(fā)明一實(shí)施例中進(jìn)行自對準(zhǔn)娃、鍺娃金屬合金(Salicidation)工藝的X-X’向和Y-Y’向剖面示意圖；圖15c為本發(fā)明一實(shí)施例中進(jìn)行自對準(zhǔn)娃、鍺娃金屬合金(Salicidation)工藝后的立體示意16a和圖16b分別為本發(fā)明一實(shí)施例中通過灰化工藝去除無定形碳后的X_X’向和Y-Y’向剖面示意圖；圖16c為本發(fā)明一實(shí)施例中通過灰化工藝去除無定形碳后的立體示意圖；圖17a和圖17b分別為本發(fā)明一實(shí)施例中沉積隔離介質(zhì)后的X_X’向和Y_Y’向剖 面示意圖17c為本發(fā)明一實(shí)施例中沉積隔離介質(zhì)后的立體示意圖；圖18a和圖18b分別為本發(fā)明一實(shí)施例中形成源極插塞、柵極插塞以及漏極插塞后的X-X’向和Y-Y’向剖面示意圖；圖18c為本發(fā)明一實(shí)施例中形成源極插塞、柵極插塞以及漏極插塞后的立體示意圖；圖19為本發(fā)明一實(shí)施例中三維陣列式后柵型硅納米線場效應(yīng)晶體管結(jié)構(gòu)俯視示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。首先，如圖19所示，為了更清楚的描述本實(shí)施例，定義陣列式鰭形有源區(qū)5或后續(xù)形成的三維陣列式硅納米線6的長度方向?yàn)閄-X’向，X-X’向貫穿柵極10和源漏區(qū)17，垂直于X-X’向?yàn)閅-Y’向。本實(shí)施例中采用3*3陣列式硅納米線結(jié)構(gòu)為例。下面結(jié)合圖I至圖19詳細(xì)的描述本發(fā)明一實(shí)施例的基于體硅的三維陣列式后柵型SiNWFET的制作方法。如圖I所示，本發(fā)明一實(shí)施例的基于體硅的三維陣列式后柵型SiNWFET的制作方法，包括如下步驟如圖2所不,提供一體娃襯底1，體娃襯底I上交替生長有SiGe層3和Si層2,假設(shè)Si層2的數(shù)量為η層，則SiGe層3的數(shù)量為n+1層，其中，η > 1，即，距離體硅襯底I最近的(最下方的)外延層為SiGe層3，距離體硅襯底I最遠(yuǎn)的(最上方的)外延層也為SiGe層3。由于本發(fā)明基于體硅，硅納米線場效應(yīng)晶體管源漏區(qū)17與體硅襯底I相連接，器件在工作過程中產(chǎn)生的大量熱量可以有效的通過源漏區(qū)17傳給體硅襯底I散出，從而無自加熱效應(yīng)。本實(shí)施例中，以交替生長四層SiGe層和三層Si層為例。如圖3所示，對源漏區(qū)17之間的區(qū)域進(jìn)行離子注入，即為對場效應(yīng)晶體管的溝道區(qū)進(jìn)行摻雜。具體的，此步驟可通過以下過程實(shí)現(xiàn)首先通過光刻(Photo)工藝在SiGe層3上形成圖形化的光阻層4，接著以圖形化的光阻層4為掩膜進(jìn)行離子注入(Imp)工藝，接著，去除所述圖形化的光阻層4 (PR Strip)，隨后進(jìn)行阱退火(Well Anneal)工藝。需要說明的是，該步驟為可選步驟，依器件電性要求允許情況下可省略。如圖4a和4b所示，對SiGe層3和Si層2進(jìn)行光刻和刻蝕，形成陣列式鰭形有源區(qū)5，剩余的SiGe層3和Si層2作為源漏區(qū)17。較佳的，可采用光學(xué)光刻(Photolithography)或電子束光刻(electron beam lithography),刻蝕貫穿所有外延SiGe層3和Si層2，直至暴露體硅襯底I的表面。如圖5a和5b所示，通過選擇性刻蝕去除陣列式鰭形有源區(qū)5中的SiGe層3 ;優(yōu)選的，利用次常壓化學(xué)氣相刻蝕法進(jìn)行選擇性刻蝕，溫度可以采用600°C 800°C，刻蝕氣體選用氫氣(H2)和氯化氫(HCl)的混合氣體,其中氯化氫(HCl)的分壓大于300Torr。此選擇性刻蝕步驟直至將沿Y-Y’方向的Si層2之間的SiGe層3全部刻蝕掉為止，剩余的Si層2作為三維陣列式硅納米線6，并使得X-X’方向的SiGe層3部分保留，以作為源漏區(qū)17?？蛇x的，在此步驟之前，也可以先對源漏區(qū)17進(jìn)行離子注入工藝。如圖6所示，對三維陣列式硅納米線6進(jìn)行優(yōu)化和減細(xì)。本步驟可以通過熱氧化工藝，對三維陣列式硅納米線6、體硅襯底I和源漏區(qū)17表面進(jìn)行氧化。進(jìn)一步的，如果所述的熱氧化是爐管氧化(Furnace Oxidation),則氧化時間范圍為I分鐘至20小時；如果是快速熱氧化(RTO)，則氧化時間范圍為I秒到30分鐘。然后通過濕法刻蝕工藝去除上述步驟在三維陣列式硅納米線6、體硅襯底I和源漏區(qū)17表面上形成的二氧化硅。最后形成的每條硅納米線直徑在I納米 I微米之間?？梢岳斫獾氖?，根據(jù)Si層2的厚度和鰭形有源區(qū)5橫向尺寸大小不同，每條硅納米線的截面形狀也可以不同，例如，硅納米線截面形狀可以是如圖7中最左側(cè)所示的圓形、中間所示的橫向跑道形、或最右側(cè)所示的縱向跑道形。如果通過更先進(jìn)的圖形轉(zhuǎn)移技術(shù)，那么可以對鰭形有源區(qū)(Fin)結(jié)構(gòu)尺寸進(jìn)行更精確控制，從而更有利于硅納米線的形狀優(yōu)化和減細(xì)，并且能夠精確控制硅納米線的直徑。如圖8a和圖8b所示，在源漏區(qū)17之間的體硅襯底I內(nèi)形成虛擬隔離層，優(yōu)選的，虛擬隔離層的材料為無定形碳7’，具體的，在源漏區(qū)17和源漏區(qū)17之間的體硅襯底I內(nèi)沉積無定形碳7’，可選的，采用化學(xué)氣相沉積方法進(jìn)行無定形碳V的沉積，由于無定形碳V具有高刻蝕選擇比和高吸光性，利于后續(xù)形成的柵極溝槽8輪廓控制，并且無定形碳7’在 后柵工藝完成后容易灰化。需要說明的是，本實(shí)施例中虛擬隔離層的材料為無定形碳7’，但本發(fā)明并不局限于此，顯而易見的，只要虛擬隔離層的材料具有高刻蝕選擇比和容易去除的特性，那么就可以作為本發(fā)明虛擬隔離層的材料。由于本發(fā)明中無定形碳的存在，從圖8a到15c的所有相關(guān)步驟都不能出現(xiàn)干法去膠和灰化工藝，而需采用濕法工藝，以保護(hù)在此過程中無定形碳的形貌。如圖9a和圖9b所示，采用化學(xué)機(jī)械研磨工藝，去除多余的無定形碳7’，使剩余的無定形碳V作為無定形碳層7 ;無定形碳層7與SiGe層3的上表面在同一水平面，從而方便后續(xù)對源漏區(qū)17進(jìn)行離子注入工藝。如圖10所示，以圖形化的光阻層4為掩膜，對源漏區(qū)17進(jìn)行離子注入工藝；具體的，此步驟可通過以下過程實(shí)現(xiàn)首先通過光刻(Photo)工藝在SiGe層3和無定形碳層7上表面上形成圖形化的光阻層4，接著以圖形化的光阻層4為掩膜進(jìn)行離子注入(Imp)工藝，接著，去除所述圖形化的光阻層4(PR Strip)，隨后進(jìn)行源漏極退火(S/D Anneal)工藝。需要說明的是，此步驟可以在鰭形有源區(qū)5圖形定義之前進(jìn)行，也可以在無定形碳V經(jīng)過化學(xué)機(jī)械研磨(CMP)之后進(jìn)行。如圖11a、圖Ilb和圖Ilc所示,對無定形碳層7進(jìn)行光刻和刻蝕工藝,形成柵極溝槽8。具體的，所述光刻工藝中可以采用硬掩膜或者光阻掩膜，對無定形碳層7進(jìn)行光刻和刻蝕直至暴露體硅襯底I的表面。由于采用了具有高刻蝕選擇比和高吸光性的無定形碳V作為后柵工藝中的虛擬隔離層，利于柵極溝槽8輪廓控制，進(jìn)一步，更利于后續(xù)形成的柵極10和隔離介質(zhì)層12的輪廓控制以及器件電性的控制，并且無定形碳7’在后柵工藝完成后各易灰化。如圖12所示，在無定形碳層7、三維陣列式硅納米線6和源漏區(qū)17之間的體硅襯底I以及SiGe層3上表面上形成柵極氧化層9，所述柵極氧化層9可以是Si02、Si0N或高K介質(zhì)層，所述高K介質(zhì)層例如是Hf02、A1203、Zr02中的一種或其任意組合。優(yōu)選的，采用原子層沉積(ALD)技術(shù)沉積二氧化硅，從而可以形成常規(guī)的柵極氧化層9 ;并且在源漏區(qū)17之間的體硅襯底I上形的柵極氧化層9將成為后續(xù)柵極10與體硅襯底I的隔離層。如圖13a和13b所示，在SiGe層3上表面和柵極溝槽8內(nèi)沉積柵極材料10’，所述柵極材料10’可以為多晶硅、無定形硅、金屬(優(yōu)選為鋁或者鈦或鉭的金屬化合物)中的一種或者其任意組合。
如圖14a和圖14b所示，采用化學(xué)機(jī)械研磨工藝，去除多余的柵極材料10’，使剩余的柵極材料10’作為柵極10 ;柵極10和無定形碳層7與SiGe層3的上表面在同一水平面。本步驟在進(jìn)行源漏區(qū)離子注入之后，再進(jìn)行柵極的形成工藝，為后柵極工藝，從而有利于柵極10輪廓控制和器件電性控制。如圖15a、圖15b和圖15c所示,進(jìn)行自對準(zhǔn)合金(Salicidation)工藝,形成娃、鍺娃金屬合金層11。如圖16a、圖16b和16c所示,通過灰化工藝(Ashing)去除無定形碳層7,形成隔離溝槽12’，方便后續(xù)沉積隔離介質(zhì)層12。如圖17a、圖17b和17c所示，在SiGe層3的上表面和隔離溝槽12’內(nèi)沉積隔離介質(zhì)；在隔離溝槽12’內(nèi)沉積的隔離介質(zhì)作為源漏區(qū)17與柵極10之間的隔離介質(zhì)層12，對SiGe層3的上表面沉積的隔離介質(zhì)進(jìn)行平坦化處理后，如采用化學(xué)機(jī)械研磨(CMP)工藝，該層作為層間介質(zhì)(ILD)層13,隔離介質(zhì)一般為二氧化娃。由于自對準(zhǔn)娃合金工藝已完成,這兩層可以同時沉積，這也是采用虛擬(Dummy)隔離層的一個作用，簡化了工藝。如圖18a、圖18b和18c所示,通過后道金屬互連工藝形成源極插塞14、柵極插塞15以及漏極插塞16，以分別引出場效應(yīng)晶體管(FET)的源極、柵極和漏極。最終，請參考圖18c以及圖19，其為最后完成后的基于體硅的三維陣列式后柵型SiNWFET的立體示意圖和俯視示意圖。綜上所述，本發(fā)明基于體硅的三維陣列式后柵型硅納米線場效應(yīng)晶體管結(jié)構(gòu)具有以下優(yōu)點(diǎn)I、基于體硅，硅納米線場效應(yīng)晶體管源漏區(qū)17與體硅襯底I相連接，器件在工作過程中產(chǎn)生的大量熱量可以有效的通過源漏區(qū)17傳給體硅襯底I散出，從而無自加熱效應(yīng)。2、采用具有高刻蝕選擇比和高吸光性的無定形碳V作為后柵工藝中的虛擬隔離層，利于柵極溝槽8輪廓控制，并且無定形碳7’在后柵工藝完成后容易灰化；對源漏區(qū)17進(jìn)行了離子注入，在無定形碳層7內(nèi)形成柵極溝槽8，再在柵極溝槽8內(nèi)形成柵極10，為后柵工藝，并且無側(cè)墻工藝，簡化了工藝流程，最后進(jìn)行隔離介質(zhì)層12的沉積，為后隔離層工藝，進(jìn)一步，更利于柵極10和隔離介質(zhì)層12的輪廓控制以及器件電性的控制，并使源漏區(qū)17以及隔離介質(zhì)層12與柵極10上表面在同一水平面，利于后續(xù)接觸孔工藝。3、采用三維陣列式硅納米線結(jié)構(gòu)來設(shè)計(jì)硅納米線場效應(yīng)晶體管(SiNWFET)結(jié)構(gòu)，三維陣列式結(jié)構(gòu)使器件集成度成倍數(shù)增大，并且納米線條數(shù)成倍數(shù)增多，從而使器件電流驅(qū)動能力也成倍數(shù)增大。4、在三維陣列式硅納米線6上形成柵極氧化層9工藝是獨(dú)立進(jìn)行的，從而可以采用常規(guī)的柵極氧化層，如二氧化硅即可。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.一種基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，包括 提供一體娃襯底，所述體娃襯底上交替生長有SiGe層和Si層； 對所述SiGe層和Si層進(jìn)行光刻和刻蝕，形成陣列式鰭形有源區(qū)，剩余的SiGe層和Si層作為源漏區(qū)； 通過選擇性刻蝕去除所述陣列式鰭形有源區(qū)中的SiGe層，形成三維陣列式硅納米線； 在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層； 在所述虛擬隔離層內(nèi)形成柵極溝槽； 在所述三維陣列式硅納米線上形成柵極氧化層； 在所述柵極溝槽內(nèi)形成柵極； 去除虛擬隔離層，形成隔離溝槽； 在所述隔離溝槽內(nèi)形成隔離介質(zhì)層。
2.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，距離所述體硅襯底最近的一層為SiGe層，距離體硅襯底最遠(yuǎn)的一層也為SiGe層。
3.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，對所述SiGe層和Si層進(jìn)行光刻和刻蝕之前，對所述源漏區(qū)之間的區(qū)域進(jìn)行離子注入。
4.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，對所述SiGe層和Si層進(jìn)行光刻和刻蝕之前，對所述源漏區(qū)進(jìn)行離子注入。
5.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層之后，對所述源漏區(qū)進(jìn)行離子注入。
6.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述選擇性刻蝕采用次常壓化學(xué)氣相刻蝕法。
7.如權(quán)利要求6所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述次常壓化學(xué)氣相刻蝕法采用氫氣和氯化氫混合氣體，其中氫氣和氯化氫混合氣體的溫度在600°C 800°C之間，其中氯化氫的分壓大于300Torr。
8.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述的每條娃納米線直徑在I納米 I微米之間。
9.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述的每條硅納米線的截面形狀為圓形、橫向跑道形或縱向跑道形。
10.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層之前，還包括 對所述三維陣列式硅納米線進(jìn)行熱氧化； 蝕刻掉所述熱氧化形成的二氧化硅。
11.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述虛擬隔離層的材料為無定形碳。
12.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，在所述三維陣列式硅納米線上形成柵極氧化層步驟中采用原子層沉積技術(shù)。
13.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述柵極氧化層的材料為二氧化硅、氮氧化硅或高K介質(zhì)層。
14.如權(quán)利要求13所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述高K介質(zhì)層是Hf02、A1203、Zr02中的一種或其任意組合。
15.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述柵極的材料為多晶娃、無定形娃、金屬中的一種或其任意組合。
16.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，在去除虛擬隔離層之前，對所述源漏區(qū)和所述柵極的上表面進(jìn)行自對準(zhǔn)硅、鍺硅金屬合金工藝。
17.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在于，所述隔離介質(zhì)層的材料為二氧化硅。
18.如權(quán)利要求I所述的基于體硅的三維陣列式后柵型SiNWFET制備方法，其特征在 于，在所述隔離溝槽內(nèi)形成隔離介質(zhì)層步驟中，同時形成層間介質(zhì)層。
全文摘要
本發(fā)明公開了一種基于體硅的三維陣列式后柵型SiNWFET制備方法，包括提供一體硅襯底，所述體硅襯底上交替生長有SiGe層和Si層；對所述SiGe層和Si層進(jìn)行光刻和刻蝕，形成陣列式鰭形有源區(qū)，剩余的SiGe層和Si層作為源漏區(qū)；通過選擇性刻蝕去除所述陣列式鰭形有源區(qū)中的SiGe層，形成三維陣列式硅納米線；在所述源漏區(qū)之間的體硅襯底上形成虛擬隔離層；在所述虛擬隔離層內(nèi)形成柵極溝槽；在所述三維陣列式硅納米線上形成柵極氧化層；在所述柵極溝槽內(nèi)形成柵極；去除虛擬隔離層，形成隔離溝槽；在所述隔離溝槽內(nèi)形成隔離介質(zhì)層。本發(fā)明采用虛擬隔離層，利于柵極溝槽輪廓控制；采用常規(guī)的柵極氧化層；三維陣列式硅納米線結(jié)構(gòu)，利于增大器件集成度和器件電流驅(qū)動能力。
文檔編號H01L21/336GK102646597SQ20121009363
公開日2012年8月22日 申請日期2012年3月31日 優(yōu)先權(quán)日2012年3月31日
發(fā)明者傅昶, 黃曉櫓 申請人:上海華力微電子有限公司