專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在使用了碳化硅(SiC)半導(dǎo)體基板的雙重?cái)U(kuò)散MOSFET (DMOS :double-diffusedM0S)中，在n+型SiC半導(dǎo)體基板的表面上形成有rT型SiC半導(dǎo)體外延層(epitaxiallayer)。另外，在n_型SiC半導(dǎo)體外延層的表層部上形成有p型雜質(zhì)區(qū)域、和在該P(yáng)型雜質(zhì)區(qū)域內(nèi)俯視呈環(huán)狀的n+型雜質(zhì)區(qū)域。圖7是表示以往的雙重?cái)U(kuò)散MOSFET中的p型雜質(zhì)區(qū)域的雜質(zhì)分布方案(profile)的圖。在以往的雙重?cái)U(kuò)散MOSFET中，p型雜質(zhì)區(qū)域具有所謂的箱形分布方案。即，以往的雙重?cái)U(kuò)散MOSFET的p型雜質(zhì)區(qū)域，如圖7所示，控制分布方案，以便與距其表面的深度無(wú)關(guān)，雜質(zhì)濃度在各部分變得大致均勻。具有這種箱形分布方案的p型雜質(zhì)區(qū)域，通過(guò)向n_型SiC半導(dǎo)體外延層的表層部多級(jí)離子注入P型雜質(zhì)而形成。在使注入能量恒定而進(jìn)行的離子注入(I級(jí)離子注入)中，由于雜質(zhì)的深度方向的分布成為近似于高斯分布的分布(如圖7中由雙點(diǎn)劃線表示的分布)，例如通過(guò)使注入能量變化為3等級(jí)并進(jìn)行離子注入(3級(jí)離子注入)，從而在p型雜質(zhì)區(qū)域的表面附近和最深部中使雜質(zhì)濃度大致相同。若p型雜質(zhì)區(qū)域的深部中的雜質(zhì)濃度低，則耗盡層容易從p型雜質(zhì)區(qū)域和n_型SiC半導(dǎo)體外延層之間的邊界向P型雜質(zhì)區(qū)域側(cè)擴(kuò)大，因此容易產(chǎn)生穿通(punch through)。因此，在以往的雙重?cái)U(kuò)散MOSFET中，通過(guò)將p型雜質(zhì)區(qū)域的雜質(zhì)濃度設(shè)定為IO17 IO1Vcm3的高濃度，而充分地提高耐壓性。但是，若P型雜質(zhì)區(qū)域的雜質(zhì)濃度高，則在溝道區(qū)域內(nèi)移動(dòng)的載流子接收散射，因此會(huì)出現(xiàn)載流子的溝道遷移度低(導(dǎo)通電阻高)的問(wèn)題。

發(fā)明內(nèi)容
在此，本發(fā)明的目的在于，提供一種可同時(shí)提高抑制穿通的高耐壓性和溝道遷移度的結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。本發(fā)明的半導(dǎo)體裝置，是使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置，其中，包括碳化硅半導(dǎo)體外延層，其層疊在碳化硅半導(dǎo)體基板的表面上，并具有與碳化硅半導(dǎo)體基板相同的第I導(dǎo)電型；和雜質(zhì)區(qū)域，其通過(guò)在該碳化硅半導(dǎo)體外延層的表層部摻雜第2導(dǎo)電型雜質(zhì)而形成，并具有其表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地小、深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地大的分布方案。根據(jù)該構(gòu)成，在雜質(zhì)區(qū)域的深部的第2導(dǎo)電型雜質(zhì)濃度高，因此能夠防止耗盡層從雜質(zhì)區(qū)域和其下一層的碳化硅半導(dǎo)體外延層之間的邊界向第2導(dǎo)電型雜質(zhì)區(qū)域側(cè)擴(kuò)大。另一方面，第2導(dǎo)電型雜質(zhì)區(qū)域的表面附近的雜質(zhì)濃度低，因此在形成于第2導(dǎo)電型雜質(zhì)區(qū)域的表層部上的溝道區(qū)域內(nèi)移動(dòng)的載流子的散射小，能夠較高地保持載流子的溝道遷移度。從而，能夠同時(shí)提高可抑制穿通的高耐壓性、和載流子的溝道遷移度。
此外，所述雜質(zhì)區(qū)域的分布方案，優(yōu)選是最深部(與碳化硅半導(dǎo)體外延層的邊界部)附近的第2導(dǎo)電型雜質(zhì)濃度為IO1Vcm3以上的高濃度，將其最深部附近作為峰值，越接近表面則第2導(dǎo)電型雜質(zhì)濃度越連續(xù)且緩慢地下降，表面附近的第2導(dǎo)電型雜質(zhì)濃度變?yōu)?X IO1Vcm3以下的分布方案。另外，所述雜質(zhì)區(qū)域，優(yōu)選被控制成最表面附近的第2導(dǎo)電型雜質(zhì)濃度比所述碳化硅半導(dǎo)體外延層中的第I導(dǎo)電型雜質(zhì)濃度還低。由此，第2導(dǎo)電型雜質(zhì)區(qū)域的最表面附近的第2導(dǎo)電型雜質(zhì)濃度比碳化硅半導(dǎo)體外延層的第I導(dǎo)電型雜質(zhì)濃度還低，因此能夠?qū)崿F(xiàn)在第2導(dǎo)電型雜質(zhì)區(qū)域的表層部(溝道區(qū)域)顯出第I導(dǎo)電型，并將該第I導(dǎo)電型的溝道區(qū)域作為積累層的積累型MOSFET (Accumulation M0SFET)的結(jié)構(gòu)。因此，能夠使閾值電壓降低，另外，可以使載流子的溝道遷移度進(jìn)一步提高。本發(fā)明的半導(dǎo)體裝置的制造方法，是用于制造使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置的方法，其中包括在碳化硅半導(dǎo)體基板的表面上層疊具有與碳化娃半導(dǎo)體基板相同的第I導(dǎo)電型的碳化娃半導(dǎo)體外延層的工序；在所述碳化娃半導(dǎo)體外延層的表層部摻雜第2導(dǎo)電型雜質(zhì)，而形成具有表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地小、深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地大的分布方案的雜質(zhì)區(qū)域的雜質(zhì)區(qū)域形成工序。根據(jù)該方法，能夠制造如上述那樣的半導(dǎo)體裝置。具有表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地小、深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地大的分布方案的雜質(zhì)區(qū)域，可通過(guò)在所述碳化硅半導(dǎo)體外延層的表層部由I級(jí)離子注入摻雜第2導(dǎo)電型雜質(zhì)而形成。另外，在所述雜質(zhì)區(qū)域形成工序中，優(yōu)選形成具有最表面附近的第2導(dǎo)電型雜質(zhì)濃度比所述碳化硅半導(dǎo)體外延層的第I導(dǎo)電型雜質(zhì)濃度還低的分布方案的雜質(zhì)區(qū)域。由此，能夠制造控制成雜質(zhì)區(qū)域的最表面附近的第2導(dǎo)電型雜質(zhì)濃度比碳化硅半導(dǎo)體外延層的第I導(dǎo)電型雜質(zhì)濃度還低的半導(dǎo)體裝置。本發(fā)明的上述內(nèi)容、或其他目的、特征及效果，由通過(guò)參照附圖如下所述的實(shí)施方式的說(shuō)明而明確。


圖I是圖解表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖2是表示上述半導(dǎo)體裝置的p型雜質(zhì)區(qū)域所具有的雜質(zhì)分布方案的圖。圖3是圖解表示積累M0SFRET的結(jié)構(gòu)的剖面圖。圖4是圖解表示本發(fā)明的另一實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖5是表示圖4所示的半導(dǎo)體裝置p型雜質(zhì)區(qū)域所具有的雜質(zhì)分布方案的圖。圖6是表示圖4所示的半導(dǎo)體裝置的柵極特性的曲線圖。圖7是表示以往的雙重?cái)U(kuò)散MOSFET的p型雜質(zhì)區(qū)域的雜質(zhì)剖面的圖。
具體實(shí)施例方式圖I是圖解表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。該半導(dǎo)體裝置是雙重?cái)U(kuò)散M0SFET，作為半導(dǎo)體基板，使用n+型SiC半導(dǎo)體基板I。在n+型SiC半導(dǎo)體基板I的表面形成有具有比n+型SiC半導(dǎo)體基板I還低的雜質(zhì)濃度的η—型SiC半導(dǎo)體外延層2。在η—型SiC半導(dǎo)體外延層2的表層部，例如形成有平面四角形狀的P型雜質(zhì)區(qū)域3。進(jìn)一步，在該P(yáng)型雜質(zhì)區(qū)域3內(nèi)，與P型雜質(zhì)區(qū)域3的周邊空出適當(dāng)?shù)拈g距地形成有平面四角框狀的η+型雜質(zhì)區(qū)域4。P型雜質(zhì)區(qū)域3，距η_型SiC半導(dǎo)體外延層2的表面具有O. 5 O. 7 μ m的深度。η.型雜質(zhì)區(qū)域4，從η_型SiC半導(dǎo)體外延層2的表面起具有O. 2 O. 3 μ m的深度。在n+型雜質(zhì)區(qū)域4的下方存在厚度至少為O. 2 O. 3 μ m的P型雜質(zhì)區(qū)域3。在n_型SiC半導(dǎo)體外延層2上設(shè)有柵極氧化膜5a、5b及柵電極6a、6b。柵極氧化膜5a、5b，分別橫跨n+型雜質(zhì)區(qū)域4的外周邊緣部和p型雜質(zhì)區(qū)域3外之間，沿著p型雜質(zhì)區(qū)域3 (n+型雜質(zhì)區(qū)域4)的周邊的一邊形成為長(zhǎng)的直線狀，并覆蓋n+型雜質(zhì)區(qū)域4的外周邊緣部和P型雜質(zhì)區(qū)域3外之間的n_型SiC半導(dǎo)體外延層2的表面。柵電極6a、6b，分別被配置在柵極氧化膜5a、5b上。在柵電極6a、6b上形成有層間絕緣膜7。在該層間絕緣模7上，例如形成了平面四角形狀的源電極8，該源電極8，經(jīng)由形成在層間絕緣膜7上的接觸孔71，與包含n+型雜質(zhì)區(qū)域4的內(nèi)周邊緣部及P型雜質(zhì)區(qū)域3的被n+型雜質(zhì)區(qū)域4包圍的區(qū)域在內(nèi)的源極接觸區(qū)域連接。另外，在n+型SiC半導(dǎo)體基板I的背面?zhèn)?與n_型SiC半導(dǎo)體外延層2相反的一側(cè))，以覆蓋其背面的大致整個(gè)區(qū)域的方式形成有漏電極9。圖2是表示P型雜質(zhì)區(qū)域3所具有的雜質(zhì)分布方案的圖。P型雜質(zhì)區(qū)域3，通過(guò)使n_型SiC半導(dǎo)體外延層2在n+型SiC半導(dǎo)體基板I的表面外延生長(zhǎng)并形成后，在該n_型SiC半導(dǎo)體外延層2的表層部，例如以400keV (恒定)的注入能量離子注入作為P型雜質(zhì)的鋁(Al)而形成。即，通過(guò)注入能量為400keV的I級(jí)離子注入，形成P型雜質(zhì)區(qū)域3。如上述那樣形成的P型雜質(zhì)區(qū)域3，是深度為O. 5 O. 7 μ m的最深部(與η—型SiC半導(dǎo)體外延層2的邊界部)附近的P型雜質(zhì)濃度為IO1Vcm3以上的高濃度的區(qū)域，由于導(dǎo)入到η—型SiC半導(dǎo)體外延層2中的雜質(zhì)的一部分與SiC結(jié)晶沖突而被彈回，因此具有將其最深部附近作為峰值，越接近表面則P型雜質(zhì)濃度越連續(xù)且緩慢地下降，表面附近的P型雜質(zhì)濃度變?yōu)?X 1015/cm3以下那樣的雜質(zhì)分布方案。由于P型雜質(zhì)區(qū)域3的深部中的雜質(zhì)濃度高，因此能夠防止耗盡層從P型雜質(zhì)區(qū)域3和下一層的η_型SiC半導(dǎo)體外延層2之間的邊界向P型雜質(zhì)區(qū)域3側(cè)擴(kuò)大。另一方面，由于P型雜質(zhì)區(qū)域3的表面附近的雜質(zhì)濃度低，因此在形成于P雜質(zhì)區(qū)域3的表層部上的溝道區(qū)域內(nèi)移動(dòng)的載流子的散射小，能夠較高地保持載流子的溝道遷移度。從而，根據(jù)該 雙重?cái)U(kuò)散MOSFET的構(gòu)成，可以同時(shí)提高可控制穿通的高耐壓性、和載流子的溝道遷移度。另外，若使P型雜質(zhì)區(qū)域3的最表面附近的P型雜質(zhì)濃度比η_型SiC半導(dǎo)體外延層2的η型雜質(zhì)濃度(例如，IO1Vcm3)還小，則如圖3所示，在ρ型雜質(zhì)區(qū)域3的表層部(溝道區(qū)域)顯出η_型，能夠?qū)崿F(xiàn)將該η_型的溝道區(qū)域作為積累層31的積累型MOSFET的結(jié)構(gòu)。由此，能夠進(jìn)一步提高載流子的溝道遷移度。
圖4是圖解表示本發(fā)明的另一實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。該半導(dǎo)體裝置是積累型M0SFET，作為半導(dǎo)體基板，使用n+型SiC半導(dǎo)體基板11。在η+型SiC半導(dǎo)體基板11的表面上形成有具有比η+型SiC半導(dǎo)體基板11還低的雜質(zhì)濃度的η—型SiC半導(dǎo)體外延層12。在η—型SiC半導(dǎo)體外延層12的表層部形成有P型雜質(zhì)區(qū)域13。進(jìn)一步，在該P(yáng)型雜質(zhì)區(qū)域13內(nèi)的表層部上，互相空出適當(dāng)?shù)拈g距地形成有η+型源極區(qū)域14及η+型漏極區(qū)域15。另外，在η+型源極區(qū)域14和η+型漏極區(qū)域15之間的溝道區(qū)域中形成有η型積累層16。ρ型雜質(zhì)區(qū)域13，從η_型SiC半導(dǎo)體外延層12的表面起具有O. 5 O. 7 μ m的深度。η.型源極區(qū)域14及η.型漏極區(qū)域15，從η—型SiC半導(dǎo)體外延層12的表面起具有O. 2 O. 3 μ m的深度。另外，η型積累層16，從η_型SiC半導(dǎo)體外延層12的表面起具有O. 05 O. I μ m的深度。在n+型源極區(qū)域14及n+型漏極區(qū)域15上分別形成有源電極17及漏電極18。另夕卜，在源電極17和漏電極18之間的n_型SiC半導(dǎo)體外延層12上形成有柵極氧化膜19，在該柵極氧化膜19上形成有柵電極20。圖5是ρ型雜質(zhì)區(qū)域13所具有的雜質(zhì)分布方案的圖。P型雜質(zhì)區(qū)域13，通過(guò)使n_型SiC半導(dǎo)體外延層12在η+型SiC半導(dǎo)體基板11的表面上外延生長(zhǎng)并形成之后，在該η_型SiC半導(dǎo)體外延層12的表層部，例如以400keV (恒定)的注入能量離子注入作為ρ型雜質(zhì)的鋁(Al)而被形成。即，通過(guò)注入能量為400keV的I級(jí)離子注入，形成ρ型雜質(zhì)區(qū)域13。由此，在形成從n_型SiC半導(dǎo)體外延層12的表面起的深度為O. 7 μ m (7000A)左右的P型雜質(zhì)區(qū)域13的情況下，該P(yáng)型雜質(zhì)區(qū)域13，是最深部(與η—型SiC半導(dǎo)體外延層12的邊界部)附近的ρ型雜質(zhì)濃度(原子密度)為IO1Vcm3以上的高濃度的區(qū)域，由于導(dǎo)入到η_型SiC半導(dǎo)體外延層12中的雜質(zhì)的一部分與SiC結(jié)晶沖突而被彈回，因此具有將其最深部附近作為峰值，越接近表面則P型雜質(zhì)濃度越連續(xù)且緩慢地下降的雜質(zhì)分布方案。并且，表面附近的P型雜質(zhì)濃度，變?yōu)樵揚(yáng)型雜質(zhì)濃度的峰值的1/100以下，具體地講變?yōu)?Χ IO1Vcm3以下。另外，在該雜質(zhì)分布方案中，從ρ型雜質(zhì)濃度達(dá)到峰值的最深部附近到更深部側(cè)的濃度變化變得急劇，從最深部附近到表面?zhèn)鹊臐舛茸兓兊帽绕渥钌畈扛浇缴畈總?cè)的濃度變化還十分緩慢。η_型SiC半導(dǎo)體外延層12的η型雜質(zhì)濃度(原子密度)為1015/cm3左右并大致恒定，因此在P型雜質(zhì)區(qū)域13的表層部(溝道區(qū)域)中，P型雜質(zhì)濃度變得比η型雜質(zhì)濃度還小，其結(jié)果，通過(guò)在P型雜質(zhì)區(qū)域13的表層部顯出η型而形成η型積累層16。具有如此形成的η型積累層16的積累型M0SFET，如圖6所示，具有比以往型MOSFET還優(yōu)越的特性，該以往型MOSFET是通過(guò)使注入能量變化為4等級(jí)并進(jìn)行離子注入(4級(jí)離子注入)，而在η—型SiC半導(dǎo)體外延層的表層部形成了具有與ρ型雜質(zhì)區(qū)域13大致相同的深度的P型雜質(zhì)區(qū)域。S卩，在以往型MOSFET中，閾值電壓為8. OV左右，溝道遷移度為18. 3cm2/Vs左右。另外，柵極電壓為15V時(shí)的漏電流的大小為19μΑ左右。相對(duì)于此，積累型M0SFET，能夠使 閾值電壓降低到3. 3V左右。而且，閾值電壓為正的值，表示功率開關(guān)元件所要求的正常截止型。另外，溝道遷移度提高為24cm2/Vs左右。進(jìn)一步，柵極電壓為15V時(shí)的漏電流的大小為42 μ A左右，與以往型MOSFET相比其導(dǎo)通電阻值大致減少為一半。如η型積累層16那樣的嵌入式溝道，在形成P型雜質(zhì)區(qū)域之后，也可以通過(guò)使η型層外延生長(zhǎng)而形成(例如，特開平10-308510號(hào)公報(bào))。另外，在形成ρ型雜質(zhì)區(qū)域之后，也可以通過(guò)選擇性地多級(jí)離子注入η型雜質(zhì)而形成(例如，特開平11-261061號(hào)公報(bào))。在根據(jù)外延生長(zhǎng)的方法形成嵌入式溝道的情況下，為了得到深度為O. I O. 2 μ m左右的薄的η型層，而在初始生長(zhǎng)的階段中必須停止外延生長(zhǎng)，但是在外延生長(zhǎng)的初始階段中，很難精密地控制雜質(zhì)濃度及深度。因此嵌入式溝道的雜質(zhì)濃度及深度沒(méi)有變成如所設(shè)計(jì)那樣的情況，會(huì)出現(xiàn)積累型MOSFET容易變成正常導(dǎo)通型的問(wèn)題。另外，在離子注入的方法中，雖然能夠精密地控制嵌入式溝道的深度但為了抵消ρ型雜質(zhì)區(qū)域的P型，而高濃度地注入η型雜質(zhì)，因此嵌入式溝道的雜質(zhì)濃度變成高濃度，其結(jié)果，由于基于離子注入后的退火的活性化率變得不穩(wěn)定，因此出現(xiàn)嵌入式溝道的雜質(zhì)濃度沒(méi)有變成如所設(shè)計(jì)那樣的情況。另外，雜質(zhì)濃度為高濃度的嵌入式溝道，由于載流子容易接收庫(kù)侖(Coulomb)散射，因此具有溝道遷移度低的問(wèn)題。相對(duì)于此，在本實(shí)施方式的方法(形成η型積累層16的方法)中，不會(huì)產(chǎn)生如通過(guò)外延生長(zhǎng)來(lái)形成嵌入式溝道時(shí)那樣的問(wèn)題。另外，η型積累層16中的雜質(zhì)濃度低，因此不受基于退火的活性化率的影響，能夠得到具有如設(shè)計(jì)那樣的特性(正常截止型)的積累型M0SFET。進(jìn)一步，η型積累層16，其載流子的庫(kù)侖散射少，能夠發(fā)揮高的溝道遷移度。以上，說(shuō)明了本發(fā)明的2個(gè)實(shí)施方式，但是該發(fā)明也可以適用于其他實(shí)施方式。例如，在上述的各個(gè)實(shí)施方式中，對(duì)使用η型SiC半導(dǎo)體基板的例進(jìn)行了說(shuō)明，但是與使用ρ 型SiC半導(dǎo)體基板的情況相同，能夠作成雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置。另外，能夠作成CMOS結(jié)構(gòu)的半導(dǎo)體裝置。雖然對(duì)本發(fā)明的實(shí)施方式進(jìn)行了詳細(xì)的說(shuō)明，但是這些實(shí)施例只不過(guò)是為了明確本發(fā)明的技術(shù)內(nèi)容而使用的具體例，本發(fā)明并不局限于此具體例，本發(fā)明的主旨及范圍只通過(guò)所附的技術(shù)方案的范圍來(lái)規(guī)定。
權(quán)利要求
1.一種半導(dǎo)體裝置，其是使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置，該半導(dǎo)體裝置的特征在于，包括 碳化娃半導(dǎo)體外延層，其層疊在碳化娃半導(dǎo)體基板的表面上，并具有與碳化娃半導(dǎo)體基板相同的第I導(dǎo)電型；和 第2導(dǎo)電型雜質(zhì)區(qū)域，其是通過(guò)I級(jí)離子注入向該碳化硅半導(dǎo)體外延層的表層部摻雜第2導(dǎo)電型雜質(zhì)而形成的，該第2導(dǎo)電型雜質(zhì)區(qū)域具有如下的分布其表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)小，且深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)高，與所述碳化硅半導(dǎo)體外延層的邊界部、即最深部附近的第2導(dǎo)電型雜質(zhì)濃度是IO1Vcm3以上的高濃度，以該最深部附近作為峰值，從該最深部附近到深部側(cè)濃度變化急劇的一方面，從該最深部附近越接近表面則 第2導(dǎo)電型雜質(zhì)濃度越連續(xù)且緩慢地下降，表面附近的第2導(dǎo)電型雜質(zhì)濃度在5 X IO1Vcm3以下。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 在所述第2導(dǎo)電型雜質(zhì)區(qū)域中，將最表面附近的第2導(dǎo)電型雜質(zhì)濃度控制得比所述碳化硅半導(dǎo)體外延層中的第I導(dǎo)電型雜質(zhì)濃度低。
3.根據(jù)權(quán)利要求I或2所述的半導(dǎo)體裝置，其特征在于， 所述第2導(dǎo)電型雜質(zhì)區(qū)域是平面四角形的區(qū)域， 在所述第2導(dǎo)電型雜質(zhì)區(qū)域內(nèi)，與所述第2導(dǎo)電型雜質(zhì)區(qū)域的周邊空出間隔而形成平面四角框狀的高濃度的第I導(dǎo)電型雜質(zhì)區(qū)域。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 所述高濃度的第I導(dǎo)電型雜質(zhì)區(qū)域從所述碳化硅半導(dǎo)體外延層的表面起具有.O. 2μηι~0. 3μηι 的深度。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 所述第2導(dǎo)電型雜質(zhì)區(qū)域以至少O. 2 μ m O. 3 μ m的厚度存在于所述高濃度的第I導(dǎo)電型雜質(zhì)區(qū)域的下方。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述第2導(dǎo)電型雜質(zhì)區(qū)域從所述碳化娃半導(dǎo)體外延層的表面起具有O. 5μηι O. 7μηι的深度。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 通過(guò)在所述第2導(dǎo)電型雜質(zhì)區(qū)域中，將最表面附近的第2導(dǎo)電型雜質(zhì)濃度控制得比所述碳化硅半導(dǎo)體外延層中的第I導(dǎo)電型雜質(zhì)濃度低，從而在該第2導(dǎo)電型雜質(zhì)區(qū)域中顯出第I導(dǎo)電型區(qū)域，構(gòu)成將該第I導(dǎo)電型區(qū)域作為積累層的積累型M0SFET。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于， 所述積累層從所述碳化娃半導(dǎo)體外延層的表面起具有O. 05 μ m O. I μ m的深度。
9.根據(jù)權(quán)利要求7或8所述的半導(dǎo)體裝置，其特征在于， 所述第2導(dǎo)電型雜質(zhì)區(qū)域從所述碳化娃半導(dǎo)體外延層的表面起具有O. 5μηι O. 7μηι的深度。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于， 在所述第2導(dǎo)電型雜質(zhì)區(qū)域內(nèi)形成高濃度的第I導(dǎo)電型雜質(zhì)區(qū)域， 所述高濃度的第I導(dǎo)電型雜質(zhì)區(qū)域從所述碳化硅半導(dǎo)體外延層的表面起具有O. 2μηι~0. 3μηι 的深度。
11.一種半導(dǎo)體裝置的制造方法，是制造使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置的方法，該半導(dǎo)體裝置的制造方法的特征在于，包括 在碳化娃半導(dǎo)體基板的表面上層疊具有與碳化娃半導(dǎo)體基板相同的第I導(dǎo)電型的碳化娃半導(dǎo)體外延層的工序；和 雜質(zhì)區(qū)域形成工序，通過(guò)I級(jí)離子注入向所述碳化硅半導(dǎo)體外延層的表層部摻雜第2導(dǎo)電型雜質(zhì)，雜質(zhì)區(qū)域具有如下的分布表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)小，且深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)高，與所述碳化硅半導(dǎo)體外延層的邊界部、即最深部附近的第2導(dǎo)電型雜質(zhì)濃度是IO1Vcm3以上的高濃度，以該最深部附近作為峰值，從該最深部附近到深部側(cè)濃度變化急劇的一方面，從該最深部附近越接近表面則第2導(dǎo)電型雜質(zhì)濃度越連續(xù)且緩慢地下降，表面附近的第2導(dǎo)電型雜質(zhì)濃度在5Χ IO1Vcm3以下。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其特征在于， 在所述雜質(zhì)區(qū)域形成工序中，形成具有最表面附近的第2導(dǎo)電型雜質(zhì)濃度比所述碳化硅半導(dǎo)體外延層中的第I導(dǎo)電型雜質(zhì)濃度低的分布的雜質(zhì)區(qū)域。
全文摘要
一種半導(dǎo)體裝置，其是使用了碳化硅半導(dǎo)體基板的雙重?cái)U(kuò)散MOS結(jié)構(gòu)的半導(dǎo)體裝置。其中，該半導(dǎo)體裝置具備碳化硅半導(dǎo)體外延層，其被層疊在碳化硅半導(dǎo)體基板的表面上，并具有與碳化硅半導(dǎo)體基板相同的第1導(dǎo)電型；雜質(zhì)區(qū)域，其通過(guò)在該碳化硅半導(dǎo)體外延層的表層部摻雜第2導(dǎo)電型雜質(zhì)而形成，并具有其表面附近的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地小、深部的第2導(dǎo)電型雜質(zhì)濃度相對(duì)地大的分布方案。
文檔編號(hào)H01L21/336GK102637740SQ20121011060
公開日2012年8月15日 申請(qǐng)日期2005年2月25日 優(yōu)先權(quán)日2004年2月27日
發(fā)明者三浦峰生 申請(qǐng)人:羅姆股份有限公司