專利名稱：多層陶瓷電子元件的制作方法
技術領域：
本發(fā)明涉及一種多層陶瓷電子元件，并且更具體地，涉及一種高壓、高電容的多層陶瓷電子元件。
背景技術：
與電子產品小尺寸、高電容的趨勢相一致，對具有小尺寸和高電容的多層陶瓷電子元件的需求也在增加。因此，要求將用于多層陶瓷電容器的介電層減薄，并且增加了多層內電極的數量，以實現聞電容。由于減薄了介電層并增加了多層內電極的數量，因此會產生電介質擊穿電壓降低的缺陷。由于電容器的總體尺寸恒定，因此當多層內電極的數量增加時,該多層內電極相互之間的距離減小，并且電介質擊穿電壓降低，因此耐壓性惡化。此外，當為了提高耐壓性而增加介電層厚度時，內電極的數量會減少，從而可能難以實現高電容。

發(fā)明內容
本發(fā)明的一個方面提供一種高壓、高電容的多層陶瓷電子元件，該多層陶瓷電子元件具有提高的可靠性。根據本發(fā)明的一個方面，提供一種多層陶瓷電子元件，該多層陶瓷電子元件包括陶瓷主體；第一層，該第一層包括導電圖案(conductive pattern),該導電圖案相互間隔有間隙；和第二層，該第二層相對于所述第一層布置為使得陶瓷層位于所述第一層和所述第二層之間，并且該第二層包括浮動圖案(floating pattern),該浮動圖案具有與所述導電圖案重疊的至少一個重疊部，其中，所述第一層和所述第二層的總數為100層或更多，所述陶瓷主體具有第一外電極和第二外電極，該第一外電極和第二外電極形成在所述陶瓷主體的外表面上，在沿所述第一外電極和第二外電極連接于所述陶瓷主體并從該陶瓷主體延伸的長度方向以及所述第一層和所述第二層的堆疊方向截取的截面中，所述浮動圖案的長度與所述陶瓷主體的長度之比為0. 7至0. 9，并且所述重疊部的長度與所述浮動圖案的長度之比為0. 5至0. 95。當沿所述第一層和所述第二層的堆疊方向觀察時，所述浮動圖案的面積與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述重疊部的面積與所述浮動圖案的面積之比為0. 5至0. 95。所述導電圖案可以包括與所述第一外電極相連的第一導電圖案和與所述第二外電極相連的第二導電圖案。所述第一層還可以包括設置在所述第一導電圖案和所述第二導電圖案之間的至少一個第一浮動圖案，并且所述浮動圖案可以包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一浮動圖案重疊的部分。所述浮動圖案的長度可以是所述多個第二浮動圖案的長度之和，所述重疊部的長度可以是所述第二浮動圖案與所述導電圖案相重疊的重疊部的長度之和。當沿所述第一層和第二層的堆疊方向觀察時，所述第二浮動圖案的面積之和與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比可以為0. 7至0. 9，并且所述第二浮動圖案的重疊部的面積之和與所述第二浮動圖案的面積之和之比可以為0. 5至0. 95。所述浮動圖案可以與所述第一層的彼此間隔有所述間隙的相鄰兩個導電圖案中的每個重疊。當沿所述第一層和第二層的堆疊方向觀察時，所述導電圖案和所述浮動圖案可以為矩形。所述導電圖案的寬度可以與所述浮動圖案的寬度相同。所述陶瓷層的厚度可以為IOiim或更大。所述截面可以經過所述陶瓷主體的中心部分。根據本發(fā)明的另一個方面，提供一種多層陶瓷電子元件，該多層陶瓷電子元件包括陶瓷主體；第一層，該第一層包括導電圖案，該導電圖案互相間隔有間隙；和第二層，該第二層相對于所述第一層布置為使得陶瓷層設置在所述第一層和所述第二層之間，并且該第二層包括浮動圖案，該浮動圖案具有與所述導電圖案重疊的重疊部，其中，所述第一層和所述第二層的總數為100層或更多，在沿所述第一層和所述第二層的堆疊方向觀察時，所述浮動圖案的面積與由所述 導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述重疊部的面積與所述浮動圖案的面積之比為0. 5至0. 95。所述導電圖案可以包括與所述第一外電極相連的第一導電圖案和與所述第二外電極相連的第二導電圖案。所述第一層還可以包括設置在所述第一導電圖案和所述第二導電圖案之間的至少一個第一浮動圖案，并且所述浮動圖案可以包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一浮動圖案重疊的部分。所述浮動圖案的面積可以是所述多個第二浮動圖案的面積之和，并且所述重疊部的面積可以是所述第二浮動圖案與所述導電圖案相重疊的重疊部的面積之和。所述浮動圖案可以與所述第一層的彼此間隔有所述間隙的相鄰兩個導電圖案中的每個重疊。當沿所述第一層和所述第二層的堆疊方向觀察時，所述導電圖案和所述浮動圖案可以為矩形。所述導電圖案的寬度可以與所述浮動圖案的寬度相同。所述陶瓷層的厚度可以為IOiim或更大。根據本發(fā)明的另一個方面，多層陶瓷電子元件包括陶瓷主體；第一層，該第一層包括與第一外電極相連的第一導電圖案、與第二外電極相連的第二導電圖案、以及第一浮動圖案，該第一浮動圖案設置在所述第一導電圖案和所述第二導電圖案之間，并且所述第一浮動圖案與所述第一導電圖案以及所述第二導電圖案之間具有間隙；和第二層，該第二層相對于所述第一層布置為使得陶瓷層設置在所述第一層和所述第二層之間，并且該第二層包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一導電圖案、所述第二導電圖案和第一浮動圖案中的至少一個重疊的重疊部，其中，所述第一層和所述第二層的總數為100層或更多，所述陶瓷主體具有第一外電極和第二外電極，該第一外電極和第二外電極形成在所述陶瓷主體的外表面上，在沿所述第一外電極和所述第二外電極連接于所述陶瓷主體并從該陶瓷主體延伸的長度方向以及所述第一層和第二層的堆疊方向截取的截面中，所述第二浮動圖案的長度之和與所述陶瓷主體的長度之比為0. 7至0. 9，并且所述重疊部的長度之和與所述第二浮動圖案的長度之和之比為0. 5至0. 95。當沿所述第一層和所述第二層的堆疊方向觀察時，所述第二浮動圖案的面積之和與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述第二浮動圖案的重疊部的面積之和與所述第二浮動圖案的面積之和的比為0. 5至0. 95。所述第二浮動圖案可以與所述第一層的相互間隔有所述間隙的相鄰兩個所述導電圖案中的每個重疊。所述第二浮動圖案的數量可以與所述間隙的數量相同。當沿所述第一層和所述第二層的堆疊方向觀察時，所述第一導電圖案、所述第二導電圖案、所述第一浮動圖案和所述第二浮動圖案可以為矩形。所述第一導電圖案、第二導電圖案、第一浮動圖案、第二浮動圖案的寬度相同。所述截面可以經過所述陶瓷主體的中心部分。所述陶瓷層的厚度可以為IOiim或更大。


通過下面結合附圖的詳細描述，將更加清楚地理解本發(fā)明的上述和其它方面、特征以及其它優(yōu)點，其中圖1是根據本發(fā)明的一種實施方式的多層陶瓷電子元件的立體圖；圖2是根據本發(fā)明所述實施方式的沿圖1中的A-A’線的剖視圖；圖3A和圖3B是根據本發(fā)明所述實施方式的沿圖1中的B_B’線的剖視圖；圖4A至圖5B是展示圖3的修改實施例的視圖；圖6是根據本發(fā)明的另一種實施方式的多層陶瓷電子元件沿圖1中A-A’的剖視圖；圖7A和圖7B是根據本發(fā)明的另一種實施方式的多層陶瓷電子元件沿圖1中的B-B’的剖視圖。
具體實施例方式現在將參考附圖詳細描述本發(fā)明的實施方式?？梢园炊喾N形式修改本發(fā)明的實施方式，并且本發(fā)明的范圍不應限制于此處公開的本發(fā)明的實施方式。相反，提供這些實施方式將使得公開更加完整和充分，并且完整地向本領域技術人員傳達本發(fā)明的概念。在附圖中，為了清楚，部件的形狀可尺寸可以夸大，并且全部附圖中采用相同的附圖標記標示相同或相似的部件。
圖1是根據本發(fā)明的一種實施方式的多層陶瓷電子元件的立體圖，圖2是根據本發(fā)明所述實施方式的沿圖1中的A-A’線的剖視圖。多層陶瓷電子元件的一種實施例通常包括電容器、感應器、壓電元件、變阻器、熱敏電阻等。雖然在本實施方式中以電容器作為所述多層陶瓷電子元件的實施例進行描述，但是本發(fā)明并不限于此。參照圖1和圖2，根據本發(fā)明的實施方式的多層陶瓷電容器可以包括陶瓷主體10、形成在陶瓷主體10的外表面上的外電極21，22、形成在陶瓷主體10內部的第一層31，32和
第二層41。在本發(fā)明的實施方式中，所述第二層上形成單一的浮動圖案41(即浮動電極圖案)。 在根據本實施方式的多層陶瓷電容器中，“堆疊方向”或“厚度方向”是指第一層和第二層堆疊的方向(“T向”)，“長度方向”是指第一外電極和第二外電極連接于陶瓷主體并從該陶瓷主體延伸的方向(“L向”)，“寬度方向”是指垂直于所述堆疊方向和所述長度方向的方向(“W向”)。可以通過堆疊多個介電層50并將其燒結來形成陶瓷主體10，其中，相鄰的陶瓷介電層50可以形成一體，從而二者之間的邊界不會太明顯。陶瓷介電層50可以由介電材料形成，并用于增加所述電容器的電容。當將電場施加在陶瓷介電層上時，介電物質中存在的電偶極子通過對電場的反應而排列，從而導致所形成的偶極矩大于從外部施加的電場的強度。具有高介電常數的材料能夠形成電偶極矩，因此能夠有利于增加電容。介電常數是一種材料常數(material constant),介電常數的值根據材料而定。陶瓷主體10可以由具有高介電常數的陶瓷材料制成。例如，可以使用鈦酸鋇材料、鈦酸鍶材料等，但并不限于此。 陶瓷主體10可通過如下方法制造將添加物(如粘結劑等)添加至鈦酸鋇之類的陶瓷粉末中，并球磨以形成陶瓷漿料，在該陶瓷衆(zhòng)料中，陶瓷粉末均勻地分散開。通過刮涂法(doctor blade method)等將陶瓷漿料施加至載體膜(carrier film)上，然后干燥，從而制造陶瓷坯片(即陶瓷生片，ceramic green sheet)。根據制造工藝條件(例如陶瓷漿料中所含有的粘結劑的量、陶瓷粉末的燒結收縮率、壓縮條件等)適當地調整陶瓷坯片的厚度，從而可以適當地調整燒結的基片的陶瓷層50的厚度。將陶瓷層50堆疊，并以適當的壓力沿堆疊方向壓縮陶瓷層50，并且燒結堆疊體以形成陶瓷主體。第一外電極21和第二外電極22可以分別形成在陶瓷主體10的外表面11和外表面12上?？梢詥为毜叵虻谝煌怆姌O21和第二外電極22施加極性相反的電流。外電極21、22可以由漿料形成，該漿料包含作為主要成分的導電金屬粉末(包括銅等)并含有與導電金屬粉末混合的玻璃成分和其它添加劑，并外電極21、22可以通過浸潰法形成，并且外電極21和外電極22可以包括鍍錫層(不限于此)，該鍍錫層形成在外電極21、22的表面上，以提高其焊接性能。
陶瓷主體10可以具有第一層和第二層，該第一層和第二層在陶瓷主體10中交替堆疊。如圖2所示，第一層可以包括形成在陶瓷主體10內的導電圖案31、32，并且導電圖案31和導電圖案32可以互相間隔有以間隙G。即，導電圖案31、32可以形成為兩個導電區(qū)域。兩個導電圖案31、32可以形成在相同的第一層上。在下文中，形成在第一層上的兩個導電區(qū)域將被稱為‘第一內電極31’和‘第二內電極32’。第一內電極31可以形成在陶瓷主體10中，并暴露于陶瓷主體的外表面11，從而與第一外電極21相連。第二內電極32可以與第一內電極31相間隔，以與第一內電極31電隔斷。此外，第二內電極32可以暴露于陶瓷主體10的外表面12，以與第二外電極22相連。當沿堆疊方向觀察時，第一內電極21和第二內電極22可以為矩形，但并不限于此。可以通過第一外電極21和第二外電極22分別向第一內電極和第二內電極施加極性不同的電流。即，第一內電極31可以充正(+)電，而第二內電極32可以充負(-)電，或者反之亦然。內電極31、32厚度可以為0. 7 iim或更小，但并不限于此。內電極31、32通?？梢酝ㄟ^在陶瓷坯片上印刷含有導電金屬、粘結劑和溶劑的漿料，然后再燒結漿料而形成 ?？梢允褂面?Ni)、鎳合金等作為導電金屬。內電極的導電漿料還可以包含陶瓷材料(例如，鈦酸鋇)。鈦酸鋇可以提高內電極的初始燒結溫度，以抑制晶粒過度長大?？梢允褂镁酆蠘渲?例如，聚乙烯醇縮丁醛、乙基纖維素(ethylcellulose)等)作為粘結劑。對溶劑沒有特殊限定，但是，溶劑可以是例如萜品醇(terpineol)、二氫松油醇(dihydroterpineol)、二乙二醇丁醚(butylcarbitol)、煤油。第二層可以包括浮動圖案41，并且陶瓷層50可以設置在浮動圖案41與第一層31、32之間。浮動圖案41可以具有至少一個或多個分別與形成在第一層上的導電圖案31、32重疊的重疊部Cl、C2。下文中，浮動圖案41將被稱作‘浮動電極’ 41。浮動電極41可以與第一外電極、第二外電極電隔斷。當沿堆疊方向觀察時，浮動電極可以為矩形。然而，當進行制造工藝時，矩形可以稍微變形。浮動電極41可以形成在陶瓷主體10內，以不暴露至陶瓷主體10的外表面，并且浮動電極41可以與第一外電極21和第二外電極22電隔斷。浮動電極41的寬度可以與形成在第一層上的導電圖案31、32的寬度相等。浮動電極41的寬度可以與導電圖案31、32的寬度相等。下文中，將描述引入浮動電極41的原因。在沿陶瓷主體的厚度方向和長度方向截取的截面中，多層陶瓷電容器可以在功能結構上構造為包括工作層(active layer)和上覆蓋層、下覆蓋層，在所述工作層中內電極和陶瓷層交替堆疊，所述上覆蓋層和下覆蓋層通過在所述工作層的上部和下部僅層疊陶瓷層而形成。由于陶瓷電容器的總體尺寸是定值，并且上覆蓋層和下覆蓋層的厚度也是定值，因此，當多層內電極的數量增加以實現高電容時，內電極之間的距離(陶瓷層的厚度)減小，從而會降低電介質擊穿電壓。此外，當為了提高電介質擊穿電壓特性而增加內電極之間的距離(陶瓷層的厚度)時，多層內電極的數量被減少，因此難以實現高電容。在多層內電極的數量為100或更多的情況中可以突顯上述問題。即，在多層內電極的數量少于100的情況中，由于陶瓷層的厚度很大，因此電介質擊穿電壓可以很高。然而，在多層內電極的數量超過100的情況中，由于陶瓷層的厚度不足夠大，因此會導致電介質擊穿電壓降低。為了解決上述問題，可以包括浮動電極41。即，作用在內電極31、32上的電壓可以通過浮動電極41降低。從整個產品來看，即使在陶瓷層50具有與現有技術相同的電介質擊穿電壓性能的情況中，作用在陶瓷層50上的電壓也被降低，因此提高了電介質擊穿電壓，即，提高了耐壓性。此外，多層內電極31、32的數量可以在不產生介電層擊穿的范圍內增加。陶瓷層50可以位于浮動電極41和第一內電極31、第二內電極32之間，并且當沿堆疊方向看時，浮動電極41可以具有分別于第一內電極31和第二內電極32重疊的第一重疊部Cl和第二重疊部C2。浮動圖案41可以與 第一內電極31、第二內電極32交替設置，其中浮動圖案41和第一內電極31、第二內電極32之間設置有陶瓷層50。浮動圖案41可以形成在第二層上的對應于間隙G的部分上，以覆蓋形成在第一層中的間隙G。當沿堆疊方向看時，浮動圖案41可以具有與第一內電極31重疊的第一重疊部Cl和與第二內電極32重疊的第二重疊部C2，并同時覆蓋第一內電極31和第二內電極32之間的間隙G。在浮動圖案41與第一內電極、第二內電極32互相重疊的第一重疊部Cl和第二重疊部C2可以實現電容。這意味著，從等效電路的角度看，兩個電容器互相串聯(lián)。如上所述，電容器互相串聯(lián)設置，其中作用在第一內電極31和第二內電極32上的電壓可以減半。在沿第一外電極21和第二外電極22連接于陶瓷主體并從該陶瓷主體延伸的長度方向和內電極31、32的堆疊方向截取的截面中，浮動電極41的長度A和陶瓷主體10的長度L的比(A/L)可以為0. 7至0. 9，并且重疊部Cl、C2的長度(C = C1+C2)與浮動電極41的長度A的比(C/A)可以為0. 5至0. 95。在設置有多個浮動電極41的情況中，浮動電極41的長度A可以是多個浮動電極41的長度之和。此外，在設置有多個重疊部的情況中，重疊部的長度C可以是第一重疊部的長度Cl和第二重疊部的長度C2的和。當A/L小于0. 7時，用于形成電容的第一重疊部Cl和第二重疊部C2的長度較短，因此難以實現高電容。當A/L超過0. 9時，第一外電極21和第二外電極22與浮動電極41之間的距離會過短，因此第一外電極21或第二外電極22與浮動電極41之間會產生飛弧。當C/A小于0. 5時，用于形成電容的第一重疊部Cl和第二重疊部C2的長度較短，因此會降低產品的電容。當C/A超過0. 95時，第一內電極31和第二內電極32之間的間隙會過窄，因此難以通過陶瓷完全填補第一內電極31和第二內電極32之間的間隙G，并且間隙G中可能會殘留空氣。在這種情況中，由于空氣的電介質擊穿電壓低于陶瓷的電介質擊穿電壓，因此會降低第一內電極31和第二內電極32之間的電介質擊穿電壓，并且可能會產生短路或飛弧。當沿堆疊方向看時，浮動電極41可以為矩形，但并不限于此。雖然圖1展示了沿陶瓷主體的長度方向和厚度方向并經過陶瓷主體的中心S截取的截面的情況，但是本發(fā)明并不限于此。也就是說，所述截面可以經過陶瓷主體10中心S兩側的任一側上的陶瓷主體10總寬度的15%距離范圍內的區(qū)域。此處，陶瓷主體中心S兩側的任一側上的陶瓷主體總寬度的15%距離范圍內的區(qū)域限定為陶瓷主體10的中心部分。當所述截面經過中部時，內電極31、32和浮動電極41之間的長度比可以穩(wěn)定。雖然圖4A至圖5B展示了第一內電極31和第二內電極32不是矩形的情況，但是本發(fā)明并不限于此，而是可以做出多種改變。浮動電極41的長度A可以根據截面是否經過陶瓷主體的中心S或陶瓷主體10上的除中心S外的其它點而改變。浮動電極41可以由與第一電極31、第二電極32相同的材料形成。即，浮動電極41和第一電極31、第二電極32可以由用于形成內電極的漿料形成。

第一內電極31和 第二內電極32以及浮動電極41由相同的材料形成，因此省略了單獨制作用于浮動電極的漿料的步驟，因此可以降低加工時間和成本。同時，在第一內電極31和第二內電極32與浮動電極41互相重疊的第一重疊部Cl和第二重疊部C2存蓄有電荷。如上所述，由于內電極31、32和浮動電極41由相同的材料形成，因此，內電極31、32和浮動電極41具有相同的電特性，因此多層陶瓷電容器的電特性可以更加穩(wěn)定。第一層和第二層的數量之和可以為100或更多。在多層內電極的數量為100或更多的情況中，會顯著揭示在現有技術中實現高電容和高電壓多層陶瓷電容器時產生的問題。即，在多層內電極的數量小于100的情況中，由于陶瓷層厚度較大，實現高電壓多層電容器并無問題。然而，在多層內電極的數量超過100的情況中，由于陶瓷層的厚度可能不夠大，因此會降低陶瓷層的電介質擊穿電壓性能。如上所述，為了同時解決這兩個問題，引入了浮動電極。根據本發(fā)明的多層陶瓷電容器不同于現有技術中的電容器，本發(fā)明的多層陶瓷電容器的結構中，內電極31、32和浮動電極41交替堆疊，現有技術中的電容器的結構中僅有堆疊的內電極。陶瓷層50的厚度可以為IOiim或更多。當多層內電極31、32的數量和多層浮動電極41的數量之和為100或更多時，位于內電極31、32和浮動電極41之間的陶瓷層50的厚度不可避免地減小。然而，陶瓷層50需要厚度為lOiim。原因是，當陶瓷層10的厚度為10 ii m或更小時，內電極31、32與浮動電極41之間的距離會過短，從而會使耐壓性惡化。
陶瓷層50的厚度意味著第一內電極31、第二內電極32與浮動電極41之間的距離的平均厚度，可通過如下方法測量所述平均厚度。就沿陶瓷主體10的長度方向和堆疊方向的截面而言，利用放大倍數為10000倍的掃描電子顯微鏡(SEM)拍攝第一內電極31、第二內電極32與浮動電極41互相重疊的重疊部。測量掃描電子顯微鏡圖像上等間隔的30個點的第一內電極31、第二內電極32與浮動電極41之間的最短距離，因此可以計算該最短距離的平均值。通過重復實施上述測量方法測量10層或更多層陶瓷層50獲得的平均值可以是陶瓷層50的厚度。當沿堆疊方向看時，第一內電極31、第二內電極32和浮動電極41可以為矩形，并且寬度相同。在這種情況中，由于第一內電極31、第二內電極32和浮動電極41具有相同的寬度，第一內電極31、第二內電極32的面積與浮動電極41的面積之間的比可以與二者的長度之間的比相同。然而，本發(fā)明并不限于第一內電極31、第二內電極32和浮動電極41具有相同寬度的情況。即，第一內電極31、第二內電極32和浮動電極41具有相同寬度僅僅是本發(fā)明的一種實施例。當沿第一層和第二層的堆疊方向看時，浮動電極41的面積(Q)與第一內電極31、第二內電極32和浮動電極41形成的區(qū)域的面積(P)之比(Q/P)可以為0.7至0.9，而重疊部Cl、C2的面積(R)與浮動電極41的面積(Q)之比(R/Q)可以為0. 5至0. 95。當沿第一層和第二層的堆疊方向看時，通過從第一內電極31、第二內電極32和浮動電極41的面積之和中減去第一內電極31、第二內電極32和浮動電極41互相重疊的第一重疊部Cl和第二重疊部C2的面積，而獲得由第一內電極31、第二內電極32和浮動電極41形成的區(qū)域的面積(P)。在設置有多個浮動電極41的情況中，浮動電極41的面積Q可以是多個浮動電極41的面積之和。此外，在設置 有多個重疊部的情況下，重疊部的面積(R)可以是重疊部Cl、C2的面積之和。當Q/P小于0. 7時，第一重疊部Cl和第二重疊部C2的長度較短，因此難以實現高電容。當Q/P超過0. 9時，第一外電極21、第二外電極22與浮動電極41之間的距離會過短，因此第一外電極21、第二外電極22與浮動電極41之間可能會產生飛弧。當R/Q小于0. 5時，用于形成電容的第一重疊部Cl和第二重疊部C2的面積減小，因此會降低電容。當R/Q超過0. 95時，第一內電極31和第二內電極32之間的間隙會過窄，因此難以利用陶瓷完全填補第一內電極31和第二內電極32之間的間隙G，并且該間隙G中可能會殘留有空氣。在這種情況中，由于空氣的電介質擊穿電壓低于陶瓷的電介質擊穿電壓，因此會降低第一內電極31和第二內電極32之間的電介質擊穿電壓，并且可能會產生飛弧或短路。下文中，將參照圖2至圖3B描述本發(fā)明的另一個實施方式。根據本實施方式的陶瓷電容器可以包括陶瓷主體10 ;第一層，該第一層包括相互間隔有間隙G的導電圖案31和導電圖案32 ;和第二層，該第二層相對于第一層布置為使得第二層和第一層之間設置有陶瓷層50，并且該第二層包括浮動圖案41，該浮動圖案具有分別與導電圖案31和導電圖案32重疊的重疊部Cl和重疊部C2，其中，第一層的數量和第二層的數量的之和為100或更多，并且當沿第一層和第二層的堆疊方向看時，浮動圖案41的面積(Q)與由導電圖案31、32和浮動圖案41形成的區(qū)域的面積(P)之比(Q/P)為0. 7至
0.9，并且重疊部Cl、C2的面積(R)與浮動圖案41的面積(Q)之比(R/Q)為0. 5至0. 95。在本實施方式中，將以示例的方式介紹第二層上形成有單個浮動圖案41的情況。導電圖案31、32可以包括與第一外電極21相連的第一導電圖案31和與第二外電極22相連的第二導電圖案32，并且浮動圖案41可以形成在第二層上的對應于間隙G的位置，以覆蓋間隙G。下文中，第一導電圖案可以稱作‘第一內電極’ 31，第二導電圖案可以稱作‘第二內電極’ 32，而浮動圖案可以稱作‘浮動電極’ 41。當沿第一層和第二層的堆疊方向看時，第一內電極31、第二內電極32和浮動電極41可以為矩形，并且第一內電極、第二內電極的寬度可以與浮動電極41的寬度相等。此外，陶瓷層的厚度可以為10 或更多，并且截面可以經過陶瓷主體的中心部分。陶瓷主體、內電極、外電極等的其他細節(jié)與上述實施方式中的細節(jié)相同。然而，當沿第一層和第二層的堆疊方向看時，浮動電極41的面積(Q)與由第一內電極31、第二內電極32和浮動電極41形成的區(qū)域的面積(P)之比(Q/P)可以為0. 7至0. 9，而重疊部Cl、C2的面積(R)與浮動電極41的面積(Q)之比(R/Q)可以為0. 5至0. 95。當Q/P小于0. 7時，第一重疊部Cl和第二重疊部C2的長度較短，因此難以實現高電容。當Q/P超過0. 9時，第一外電極21、第二外電極22和浮動電極41之間的距離會過短，因此第一外電極21、第二外電極22與浮動電極41之間可能會產生飛弧。當R/Q少于0. 5時，用于形成電容的第一重疊部Cl和第二重疊部C2減少，因此減小了電容。當R/Q超過0. 95時，第一內電極31和第二內電極32之間的間隙會過窄，因此第一內電極31和第二內電極32之間的間隙G難以被陶瓷完全填補，而且所述間隙G之間可能會殘留有空氣。在這種情況下，由于空氣的電介質擊穿電壓低于陶瓷的電介質擊穿電壓，因此可以降低第一內電極31和第二內電極32的電介質擊穿電壓，并且可能會產生飛弧。下文中，將參照圖6至圖7B描述本發(fā)明的另一種實施方式。圖6是根據本發(fā)明的另一種實施方式的多層陶瓷電子元件沿圖1中A-A’的剖視圖；并且圖7A和圖7B是根據本發(fā)明的另一種實施方式的多層陶瓷電子元件沿圖1中的B-B’的剖視圖。圖7A展示了第一層，圖7B展示了第二層。在本實施方式中，第二層上形成有至少兩個浮動圖案。即，根據本實施方式的多層陶瓷電容器可以包括陶瓷主體10 ;第一層，該第一層包括第一導電圖案31、第二導電圖案32和設置在第一導電圖案31和第二導電圖案32之間的第一浮動圖案33 ;和第二層，該第二層相對于第一層設置為使得陶瓷層50位于第一層和第二層之間，并且該第二層包括第二浮動圖案42、43，該第二浮動圖案42、43具有與第一導電圖案31、第二導電圖案32和第一浮動圖案33重疊的重疊部Dl至D4，其中，第一層的數量與第二層的數量之和為100或更多，陶瓷主體10具有形成在該陶瓷主體外表面11、12上的第一外電極21和第二外電極22，并且在沿第一外電極21和第二外電極22連接至陶瓷主體10的方向(‘1向”)以及第一層和第二層的堆疊方向(“T向”)截取的截面中，第二浮動圖案42、43的長度A1+A2與陶瓷主體10的長度L之比為0. 7至 0. 9，而重疊部的長度D1+D2+D3+D4與第二浮動圖案42、43的長度A1+A2之比為0. 5至0. 95。
雖然本實施方式以示例的方式描述了參考圖6和圖7的形成在第二層上的浮動圖案的數量的情況，即，兩個浮動圖案，但是本發(fā)明并不限于此，而是可以應用于第二層上形成有三個或多個第二浮動電極的情況。第一層可以包括第一導電圖案31、第二導電圖案32和設置在第一導電圖案和第二導電圖案之間的浮動圖案33。下文中，第一導電圖案將被稱作‘第一內電極’ 31，第二導電圖案將被稱作‘第二內電極’ 32，而形成在第一層上的浮動圖案將被稱作‘第一浮動電極’ 33。第一內電極31可以與第一外電極21相連，并且第二內電極32可以與第二外電極22相連。第一浮動電極33分 別與第一內電極31、第二內電極32互相間隔有間隙G1、間隙G2。第二層可以相對于第一層設置為使得第一層和第二層之間設置有陶瓷層50，并且第二層可以包括浮動電極42、43，該浮動電極42、43具有與第一內電極31、第二內電極32和第一浮動圖案33的重疊部Dl至D4。下文中，形成在第二層上的浮動圖案將被稱作‘第二浮動電極’ 42、43。形成在第二層上的第二浮動電極42、43可以為兩個或更多。然而，本實施方式以示例的方式描述了第二浮動電極為兩個的情況。第二浮動電極42、43可以形成在第二層上的對應于間隙Gl、G2的部分上，以覆蓋間隙G1、G2。由于第一層包括位于第一內電極31和第一浮動電極33之間的第一間隙Gl和位于第一浮動電極33和第二內電極32之間的第二間隙G2，一個第二浮動電極42可以形成在對應于第一間隙Gl的位置，并且另一個浮動電極43可以形成在對應于第二間隙G2的位置。即，當沿內電極的堆疊方向看時，一個第二浮動電極42可以覆蓋第一內電極31和第一浮動電極33之間的間隙Gl,并且具有分別與第一內電極31的一部分和第一浮動電極33的一部分重疊的第一重疊部Dl和第二重疊部D2。當沿內電極的堆疊方向看時，另一個第二浮動電極43可以覆蓋第一浮動電極33和第二內電極32之間的間隙G2，并且具有分別與第一浮動電極33的一部分以及第二內電極32的一部分重疊的第三重疊部D3和第四重疊部D4。電容可以形成在第一重疊部Dl至第四重疊部D4中。第二浮動電極42、43可以設置在第二層上，并且彼此間隔。第二浮動電極42、43可以與第一外電極21、第二外電極22電隔斷。當沿第一層和第二層的堆疊方向看時，第一內電極31和第二內電極32以及第一浮動電極33和第二浮動電極42、43可以為矩形。然而，在制造過程中(例如，壓縮過程等)，第一內電極31、第二內電極32、第一浮動電極33以及第二浮動電極42、43可以變形。第一內電極31和第二內電極32以及第一浮動電極33、第二浮動電極42、43可以具有相同的寬度。陶瓷主體10的外表面11、12上可以形成有第一外電極21和第二外電極22，并且在沿第一外電極21和第二外電極22連接至陶瓷主體10的方向(‘1向”)以及第一層和第二層的堆疊方向(“T向”)截取的截面中，第二浮動圖案42、43的長度A與陶瓷主體10的長度L之比(A/L)可以為0. 7至0. 9，而重疊部的長度D與第二浮動圖案42、43的長度A之比(D/A)可以為0. 5至0. 95。此處，第二浮動電極的長度A可以是一個第二浮動電極42的長度Al和另一個第二浮動電極43的長度A2之和，而重疊部的長度D可以是第一重疊部至第四重疊部的長度之和 D1+D2+D3+D4。當A/L小于0. 7時，由于第二浮動電極的長度較短，第一重疊部Dl至第四重疊部D4的長度D也較短，因此難以實現高電容。當A/L超過0. 9時，第一外電極21、第二外電極22與第二浮動電極42、43之間的距離過短，因此第一外電極21、第二外電極22與浮動電極42、43之間可以產生飛弧。當D/A小于0. 5時，用于形成電容的第一重疊部Dl至第四重疊部D4減小，因此會降低電容。當D/A超過0. 95時，第一內電極31、第二內電極32與第一浮動電極33之間的間隙過窄，因此陶瓷難以完全填補第一內電極31、第二內電極32與第一浮動電極33之間的間隙，并且空氣可能殘留在所述間隙中。因此第一內電極31和第二內電極32之間的電介質擊穿電壓會降低，并且會產生短路或飛弧。雖然圖1展示了沿陶瓷主體的長度和厚度方向截取的截面經過陶瓷主體的中心S的情況，但是本發(fā)明并不僅限于此。即，所述截面可以經過陶瓷主體10的中心S兩側的任一側上的陶瓷主體總寬度的15%距離范圍內的區(qū)域。此處，陶瓷主體10的中心S兩側的任一側上的陶瓷主體10總寬度的15%距離范圍內的區(qū)域可以被限定為陶瓷主體10的中心部分。當截面經過陶瓷主體的中心S或中部，內電極31、32的長度和浮動電極33、42、43的長度之比可以穩(wěn)定。

雖然圖4A至圖5B展示了第一內電極31和第二內電極不是矩形的情況，但是本發(fā)明并不限于此，而是可以做出各種修改。浮動電極的長度A可以根據截面是否經過陶瓷主體的中心S或除該中心S以外的其他點而改變。在本實施方式中，當沿第一層和第二層的堆疊方向看時，第二浮動電極42、43的面積(Q)與由第一內電極31、第二內電極32、第一浮動電極33、和第二浮動電極42、43形成的區(qū)域的面積(P)之比(Q/P)可以為0. 7至0. 9，并且重疊部D1+D2+D3+D4的面積(R)與第二浮動電極42、43的面積(Q)之比(R/Q)可以是0. 5至0. 95。由第一內電極31、第二內電極32、第一浮動電極33和第二浮動電極42、43形成的區(qū)域的面積(P)通過從第一內電極31、第二內電極32和浮動電極33、42、43的面積之和中減去第一重疊部至第四重疊部Dl+D2+D3+d4的面積而獲得。當Q/P小于0.7時，第一重疊部Dl至第四重疊部D4減小，從而難以實現高電容。當Q/P超過0. 9時，第一外電極21、第二外電極22和浮動電極42、43之間的距離會過窄，因此第一外電極21、第二外電極22和浮動電極42、43之間會產生飛弧。當R/Q小于0. 5時，用于形成電容的第一重疊部Dl至第四重疊部D4的面積減小，因此會降低電容。當R/Q超過0. 95時，第一內電極31和第二內電極32之間的間隙G會過窄，陶瓷難以完全填滿第一內電極31和第二內電極32之間的間隙G，并且間隙G中可能殘留有空氣。在這種情況下，由于空氣的電介質擊穿電壓低于陶瓷的電介質擊穿電壓，因此會降低第一內電極31和第二內電極32之間的擊穿電壓，并且可能會產生短路或飛弧。當沿第一層和第二層的堆疊方向看時，第一內電極31和第二內電極32以及第一浮動電極33和第二浮動電極42、43可以為矩形。第一層的數量和第二層的數量之和可以為100或更多，并且陶瓷層50的厚度可以為 10 u m。陶瓷主體10、內電極31、32、外電極21、22的其他細節(jié)，陶瓷層50的厚度等與上述實施方式中相同。實施例下文中，將參照實施例和對比例對本發(fā)明進行更詳細的描述。這些實施例旨在幫助理解本發(fā)明，而本發(fā)明的范圍并不限于此。通過如下方式制造第二層上形成有單個浮動電極41的多層陶瓷電容器(見圖2和圖3)。第一，將鈦酸鋇陶瓷粉末與添加物(如乙醇、粘結劑等)混合，然后球磨至以制備陶瓷漿料，在陶瓷漿料中，陶瓷粉末均勻地散開。通過刮涂法等將陶瓷漿料施加至載體膜，然后干燥，從而制造介電層坯片。此處，燒結后，介電層坯片形成為厚度為20i!m。將添加物(如溶劑、粘結劑等)添加至平均顆粒尺寸為0. 05至0. 2 y m的鎳粉中，然后將二者的混合物球磨以生產用作內電極的漿料，在內電極中，導電金屬鎳均勻散開。通過絲網印刷法利用用作內電極的漿料將第一內電極31和第二內電極32印刷在介電層坯片上，并將浮動電極41印刷在獨立的介電層坯片上。
`
第一內電極31和第二內電極32以及浮動電極41印刷為矩形，且具有相同的寬度。首先布置未形成有第一內電極31、第二內電極32和浮動電極41的介電層坯片，將形成有第一內電極31、第二內電極32的介電層片(第一層)堆疊在未形成有第一內電極31、第二內電極32和浮動電極41的介電層坯片上，將形成有浮動電極41的介電層坯片(第二層)堆疊在形成有第一內電極31、第二內電極32的介電層還片上,然后堆疊未形成有第一內電極31、第二內電極32和浮動電極41的介電層坯片，以制備堆疊體。重復上述過程，以允許第一層的數量和第二層的數量之和為100。在壓力為1000kgf/cm2、85°C的溫度下均衡地壓縮所述堆疊體。將壓縮體切割為生片(green chip)。然后,對生片實施粘接劑脫除(de-binder)工藝，在該粘接劑脫除工藝中，在空氣氣氛中，在230°C保溫60個小時，然后再在還原氣氛(l(Tnatm至lO.atm，低于Ni/NiO平衡狀態(tài)中的氧分壓)中在1200°C下燒結，以制造燒結的基片。第一內電極、第二內電極和浮動電極之間的平均距離，即介電層50的平均厚度為20 u m0當燒結的基片的外表面被拋光后，將該燒結的基片浸入用作外電極的導電漿料中，然后烘干以形成第一外電極21和第二外電極22。通過向銅粉末中添加玻璃粉、粘結劑等以制備用作外電極的導電漿料。鍍鎳板和鍍錫板通過電鍍形成在第一外電極21和第二外電極22的表面上。陶瓷主體的長度L固定為4210 iim，并且浮動電極41的長度A和浮動電極41與第一內電極31以及第二內電極32互相重疊的第一重疊部、第二重疊部的長度之和(C =C1+C2)按照表I中所示的進行變化。對于按照上述方法制備的陶瓷電容器，檢查其耐壓性和可能出現的內部缺陷。耐壓性與產品能承受的電壓的大小相關。在電壓以IOV/分鐘上升情形下產生電介質擊穿電壓時所測量的瞬間電壓可被用作耐壓值。表I展示了根據浮動電極41的長度A以及第一重疊部和第二重疊部的長度之和(C = C1+C2)的變化所形成的耐壓值和可能出現的內部缺陷，浮動電極41與第一內電極31
和第二內電極32在第一重疊部和第二重疊部互相重疊。此外，表I展示了根據當沿堆疊方向觀察時，浮動電極41的面積(Q)與由第一內電極31、第二內電極32和浮動電極41所形成的區(qū)域的面積(P)之比(Q/P)以及第一重疊部Cl和第二重疊部C2的面積(R)與浮動電極41的面積(Q)之比所形成的耐壓值和可能出現的內部缺陷。表I
權利要求
1.一種多層陶瓷電子元件，該多層陶瓷電子元件包括 陶瓷主體； 第一層，該第一層包括導電圖案，該導電圖案相互間隔有間隙；和 第二層，該第二層相對于所述第一層布置為使得陶瓷層位于所述第一層和所述第二層之間，并且該第二層包括浮動圖案，該浮動圖案具有與所述導電圖案重疊的至少一個重疊部， 其中，所述第一層和所述第二層的總數為100層或更多， 所述陶瓷主體具有第一外電極和第二外電極，該第一外電極和第二外電極形成在所述陶瓷主體的外表面上，并且 在沿長度方向以及堆疊方向截取的截面中，所述浮動圖案的長度與所述陶瓷主體的長度之比為0. 7至0. 9，并且所述重疊部的長度與所述浮動圖案的長度之比為0. 5至0. 95。
2.根據權利要求1所述的多層陶瓷電子元件，其中，當沿所述第一層和第二層的所述堆疊方向觀察時，所述浮動圖案的面積與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述重疊部的面積與所述浮動圖案的面積之比為0. 5至0. 95。
3.根據權利要求1所述的多層陶瓷電子元件，其中，所述導電圖案包括與所述第一外電極相連的第一導電圖案和與所述第二外電極相連的第二導電圖案。
4.根據權利要求3所述的多層陶瓷電子元件，其中，所述第一層還包括設置在所述第 一導電圖案和所述第二導電圖案之間的至少一個第一浮動圖案， 所述浮動圖案包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一浮動圖案重疊的部分，并且 所述浮動圖案的長度是所述多個第二浮動圖案的長度之和，所述重疊部的長度是所述第二浮動圖案與所述導電圖案相重疊的重疊部的長度之和。
5.根據權利要求4所述的多層陶瓷電子元件，其中，當沿所述第一層和第二層的堆疊方向觀察時，所述第二浮動圖案的面積之和與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述第二浮動圖案的重疊部的面積之和與所述第二浮動圖案的面積之和之比為0. 5至0. 95。
6.根據權利要求1所述的多層陶瓷電子元件，其中，所述浮動圖案與所述第一層的相互間隔有所述間隙的相鄰兩個導電圖案中的每個重疊。
7.根據權利要求1所述的多層陶瓷電子元件，其中，當沿所述第一層和第二層的堆疊方向觀察時，所述導電圖案和所述浮動圖案為矩形。
8.根據權利要求1所述的多層陶瓷電子元件，其中，所述導電圖案的寬度與所述浮動圖案的寬度相同。
9.根據權利要求1所述的多層陶瓷電子元件，其中，所述陶瓷層的厚度為IOym或更大。
10.根據權利要求1所述的多層陶瓷電子元件，其中，所述截面經過所述陶瓷主體的中心部分。
11.一種多層陶瓷電子元件，該多層陶瓷電子元件包括 陶瓷主體； 第一層，該第一層包括導電圖案，該導電圖案互相間隔有間隙；和第二層，該第二層相對于所述第一層布置為使得陶瓷層設置在所述第一層和所述第二層之間，并且該第二層包括浮動圖案，該浮動圖案具有與所述導電圖案重疊的重疊部， 其中，所述第一層和所述第二層的總數為100層或更多，并且 在沿所述第一層和所述第二層的堆疊方向觀察時，所述浮動圖案的面積與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述重疊部的面積與所述浮動圖案的面積之比為0. 5至0. 95。
12.根據權利要求11所述的多層陶瓷電子元件，其中，所述導電圖案包括與所述第一外電極相連的第一導電圖案和與所述第二外電極相連的第二導電圖案。
13.根據權利要求12所述的多層陶瓷電子元件，其中，所述第一層還包括設置在所述第一導電圖案和所述第二導電圖案之間的至少一個第一浮動圖案， 所述浮動圖案包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一浮動圖案重疊的部分，并且 所述浮動圖案的面積是所述多個第二浮動圖案的面積之和，并且所述重疊部的面積是所述第二浮動圖案與所述導電圖案相重疊的重疊部的面積之和。
14.根據權利要求11所述的多層陶瓷電子元件，其中，所述浮動圖案與所述第一層的相互間隔有所述間隙的相鄰兩個導電圖案中的每個重疊。
15.根據權利要求11所述的多層陶瓷電子元件，其中，當沿所述第一層和所述第二層的堆疊方向觀察時，所述導電圖案和所述浮動圖案為矩形。
16.根據權利要求11所述的多層陶瓷電子元件，其中，所述導電圖案的寬度與所述浮動圖案的寬度相同。
17.根據權利要求11所述的多層陶瓷電子元件，其中，所述陶瓷層的厚度為IOym或更大。
18.一種多層陶瓷電子元件，該多層陶瓷電子元件包括 陶瓷主體； 第一層，該第一層包括與第一外電極相連的第一導電圖案、與第二外電極相連的第二導電圖案、以及第一浮動圖案，該第一浮動圖案設置在所述第一導電圖案和所述第二導電圖案之間，并且所述第一浮動圖案與所述第一導電圖案以及所述第二導電圖案之間具有間隙；和 第二層，該第二層相對于所述第一層布置為使得陶瓷層設置在所述第一層和所述第二層之間，并且該第二層包括多個第二浮動圖案，該多個第二浮動圖案具有與所述第一導電圖案、第二導電圖案和第一浮動圖案中的至少一個重疊的重疊部， 其中，所述第一層和所述第二層的總數為100層或更多， 所述陶瓷主體具有第一外電極和第二外電極，該第一外電極和第二外電極形成在所述陶瓷主體的外表面上，并且 在沿所述第一外電極和第二外電極連接于所述陶瓷主體并從該陶瓷主體延伸的長度方向以及所述第一層和第二層的堆疊方向截取的截面中，所述第二浮動圖案的長度之和與所述陶瓷主體的長度之比為0. 7至0. 9，并且所述重疊部的長度之和與所述第二浮動圖案的長度之和之比為0. 5至0. 95。
19.根據權利要求18所述的多層陶瓷電子元件，其中，當沿所述第一層和所述第二層的堆疊方向觀察時，所述第二浮動圖案的面積之和與由所述導電圖案和所述浮動圖案形成的區(qū)域的面積之比為0. 7至0. 9，并且所述第二浮動圖案的所述重疊部的面積之和與所述第二浮動圖案的面積之和的比為0. 5至0. 95。
20.根據權利要求18所述的多層陶瓷電子元件，其中，所述第二浮動圖案與所述第一層的相互間隔有所述間隙的相鄰兩個所述導電圖案中的每個重疊。
21.根據權利要求18所述的多層陶瓷電子元件，其中，所述第二浮動圖案的數量與所述間隙的數量相同。
22.根據權利要求18所述的多層陶瓷電子元件，其中，當沿所述第一層和所述第二層的堆疊方向觀察時，所述第一導電圖案、所述第二導電圖案、所述第一浮動圖案和所述第二浮動圖案為矩形。
23.根據權利要求18所述的多層陶瓷電子元件，其中，所述第一導電圖案、第二導電圖案、第一浮動圖案和第二浮動圖案的寬度相同。
24.根據權利要求18所述的多層陶瓷電子元件，其中，所述截面經過所述陶瓷主體的中心部分。
25.根據權利要求18所述的多層陶瓷電子元件，其中，所述陶瓷層的厚度為10或更大。
全文摘要
提供一種高電壓、高電容的多層陶瓷電子元件，該多層陶瓷電子元件具有加強的可靠性，包括陶瓷主體；包括導電圖案的第一層；和包括浮動圖案的第二層，其中，所述第一層和所述第二層的總數為100層或更多，所述陶瓷主體具有形成在其外表面上的第一外電極和第二外電極，并且在沿所述第一外電極和第二外電極連接于所述陶瓷主體并從該陶瓷主體延伸的長度方向以及所述第一層和第二層的堆疊方向截取的截面中，所述浮動圖案的長度與所述陶瓷主體的長度之比為0.7至0.9，并且所述重疊部的長度與所述浮動圖案的長度之比為0.5至0.95。
文檔編號H01G4/005GK103065793SQ20121011363
公開日2013年4月24日 申請日期2012年4月17日 優(yōu)先權日2011年10月19日
發(fā)明者徐柄吉, 姜秉成 申請人:三星電機株式會社