專利名稱：晶片封裝體及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于晶片封裝體，且特別是有關(guān)于微機電系統(tǒng)晶片封裝體(MEMS chip
packagesノ。
背景技術(shù)：
隨著電子產(chǎn)品朝向輕、薄、短、小發(fā)展的趨勢，半導(dǎo)體晶片的封裝結(jié)構(gòu)也朝向多晶片封裝(multi-chip package, MCP)結(jié)構(gòu)發(fā)展，以達到多功能和高性能要求。多晶片封裝結(jié)構(gòu)是將不同類型的半導(dǎo)體晶片，例如邏輯晶片、模擬晶片、控制晶片或存儲器晶片，整合在單一封裝基底之上。不同晶片之間可通過焊線而彼此電性連接。然而，隨著需整合的晶片數(shù)量上升，將 多晶片以焊線相連接會造成封裝體體積無法有效縮小，且亦會占去過多面積而造成制作成本増加，不利于可攜式電子產(chǎn)品的應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明提供一種晶片封裝體，包括一第一基底；一第二基底，設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少ー開ロ，該至少ー開ロ于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)；ー承載基底，設(shè)置于該第二基底之上；至少ー阻擋塊體，對應(yīng)地設(shè)置于該第二基底的該至少一開ロ之上，且大抵完全覆蓋該至少ー開ロ ；ー絕緣層，設(shè)置于該承載基底的一表面及一側(cè)壁之上；以及一導(dǎo)電層，設(shè)置于該承載基底上的該絕緣層之上，且電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)。本發(fā)明所述的晶片封裝體，該導(dǎo)電層自該承載基底的該表面上的該絕緣層沿著該承載基底的該側(cè)壁朝該第二基底延伸。本發(fā)明所述的晶片封裝體，還包括一防焊層，設(shè)置于該導(dǎo)電層之上，其中該防焊層具有露出該導(dǎo)電層的ー開ロ ；以及ー導(dǎo)電凸塊，設(shè)置于該防焊層的該開ロ之中，且電性接觸該導(dǎo)電層。本發(fā)明所述的晶片封裝體，該防焊層包覆該導(dǎo)電層的鄰近所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)的一部分的一側(cè)邊。本發(fā)明所述的晶片封裝體，還包括一第一接墊及ー第二接墊，設(shè)置于該第一基底與該第二基底之間，其中該第二接墊接合于該第一接墊之上，且電性連接所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)。本發(fā)明所述的晶片封裝體，該承載基底的該側(cè)壁傾斜于該承載基底的該表面。本發(fā)明所述的晶片封裝體，該承載基底的該側(cè)壁大抵垂直于該承載基底的該表面。本發(fā)明所述的晶片封裝體，還包括一第二導(dǎo)電層，設(shè)置于該承載基底及該絕緣層之上，且電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)，其中該第二導(dǎo)電層不電性連接該導(dǎo)電層。本發(fā)明所述的晶片封裝體，該至少一阻擋塊體的一寬度大于或等于該至少ー開ロ的ー寬度。本發(fā)明所述的晶片封裝體，還包括一第二絕緣層，位于該至少ー阻擋塊體與該至少ー開ロ之間。本發(fā)明所述的晶片封裝體，該至少一阻擋塊體的材質(zhì)與該承載基底的材質(zhì)相同。本發(fā)明所述的晶片封裝體，該至少一阻擋塊體的材質(zhì)與該承載基底的材質(zhì)不同。本發(fā)明提供一種晶片封裝體的形成方法，包括提供一第一基底；將一第二基底設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少ー開ロ，該至少ー開ロ于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)；將ー承載基底設(shè)置于該第二基底之上；部分移除該承載基底以形成露出該第二基底的所述導(dǎo)電區(qū)的至少ー凹陷；于該第二基底的該至少ー開口上對應(yīng)地形成至少ー阻擋塊體，其中該至少一阻擋塊體大抵完全覆蓋該至少ー開ロ ；于該承載基底上形成一絕緣層，其中該絕緣層延伸于該至少ー凹陷的ー側(cè)壁之上；以及于該絕緣層之上形成ー導(dǎo)電層，其中該導(dǎo)電層電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo) 電區(qū)。本發(fā)明所述的晶片封裝體的形成方法，還包括在形成該至少一凹陷之前，薄化該
承載基底。本發(fā)明所述的晶片封裝體的形成方法，還包括于該導(dǎo)電層之上形成一防焊層，該防焊層具有露出該導(dǎo)電層的ー開ロ ；以及于該防焊層的該開口中形成ー導(dǎo)電凸塊，該導(dǎo)電凸塊電性接觸該導(dǎo)電層。本發(fā)明所述的晶片封裝體的形成方法，還包括于該絕緣層之上形成一第二導(dǎo)電層，其中該第二導(dǎo)電層電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)，且該第二導(dǎo)電層不電性連接該導(dǎo)電層。本發(fā)明所述的晶片封裝體的形成方法，該第一導(dǎo)電層及該第二導(dǎo)電層的形成步驟包括于該絕緣層上形成ー導(dǎo)電材料層；以及將該導(dǎo)電材料層圖案化以形成該第一導(dǎo)電層及該第二導(dǎo)電層。本發(fā)明所述的晶片封裝體的形成方法，還包括于該第一導(dǎo)電層及該第二導(dǎo)電層之上電鍍ー導(dǎo)電材料。本發(fā)明所述的晶片封裝體的形成方法，還包括對通過該至少一凹陷的ー預(yù)定切割道進行一切割制程以形成多個彼此分離的晶片封裝體。本發(fā)明所述的晶片封裝體的形成方法，該至少一阻擋塊體的形成步驟包括在形成該至少一凹陷時，使部分的該承載基底覆蓋于該第二基底的該至少ー開口上以作為該至少一阻擋塊體。本發(fā)明可有效縮小多晶片封裝結(jié)構(gòu)的體積，且節(jié)省制作成本。


圖IA至圖IG顯示根據(jù)本發(fā)明一實施例的晶片封裝體的制程剖面圖。圖2顯示相應(yīng)于圖IB的結(jié)構(gòu)的立體示意圖。圖3顯示根據(jù)本發(fā)明一實施例的晶片封裝體的剖面圖。附圖中符號的簡單說明如下100 :基底；102 :接墊；104 :保護層；200 :基底；201a、201b :開 ロ ；202 :接墊；203a,203b,203c :導(dǎo)電區(qū)；204 :承載基底；204a、204b :阻擋塊體；206 :絕緣層;208、208a、208b :凹陷；210 :絕緣層；214、214a :晶種層；214b :導(dǎo)電層；216 :防焊層；218 :導(dǎo)電凸塊；SC :切割道。
具體實施例方式以下將詳細說明本發(fā)明實施例的制作與使用方式。然應(yīng)注意的是，本發(fā)明提供許多可供應(yīng)用的發(fā)明概念，其可以多種特定型式實施。文中所舉例討論的特定實施例僅為制造與使用本發(fā)明的特定方式，非用以限制本發(fā)明的范圍。本領(lǐng)域技術(shù)人員自本申請的權(quán)利要求書中所能推及的所有實施方式皆屬本申請所欲揭露的內(nèi)容。此外，在不同實施例中可能使用重復(fù)的標號或標示。這些重復(fù)僅為了簡單清楚地敘述本發(fā)明，不代表所討論的不同實施例及/或結(jié)構(gòu)之間具有任何關(guān)連性。再者，當述及ー第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。本發(fā)明ー實施例的晶片封裝體可用以封裝各種晶片。例如，其可用于封裝各種包含有源元件或無源元件(active or passive elements)、數(shù)字電路或模擬電路(digital or analog circuits)等集成電路的電子兀件(electronic components),例如是有關(guān)于光電兀件(opto electronic devices)、微機電系統(tǒng)(Micro Electro MechanicalSystem;MEMS)、微流體系統(tǒng)(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(waferscale package;WSP)制程對影像感測元件、發(fā)光二極管(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波兀件(surface acoustic wavedevices)、壓カ感測器(process sensors)噴墨頭(ink printer heads)、或功率晶片(power IC)等半導(dǎo)體晶片進行封裝。上述晶圓級封裝制程主要指在晶圓階段完成封裝步驟后，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離的半導(dǎo)體晶片重新分布在一承載晶圓上，再進行封裝制程，亦可稱之為晶圓級封裝制程。另外，上述晶圓級封裝制程亦適用于借堆疊(stack)方式安排具有集成電路的多片晶圓，以形成多層集成電路(multi-layerintegrated circuit devices)的晶片封裝體。圖IA至圖IG顯示根據(jù)本發(fā)明一實施例的晶片封裝體的制程的剖面圖。在下述說明中，以采用晶圓級封裝制程的實施例為例。然應(yīng)注意的是，本發(fā)明實施例亦可采用有別于晶圓級封裝制程的其他適合制程。如圖IA所不,提供基底100?；?00可為半導(dǎo)體基底(例如，娃基底)或半導(dǎo)體晶圓(例如，硅晶圓)。采用半導(dǎo)體晶圓可利于晶圓級封裝制程的進行、可確保封裝品質(zhì)、并節(jié)省制程成本及時間。在一實施例中，基底100中形成有多個CMOS元件(未顯示)。基底100的表面上形成有多個接墊102。這些接墊102分別電性連接至相應(yīng)的CMOS元件?；?00的表面上還形成有保護層104，其可覆蓋基底100的表面，并具有露出接墊102的開ロ。保護層104的材質(zhì)例如是氧化物、氮化物、氮氧化物、高分子材料或前述的組合。如圖IA所示，提供基底200?；?00可為半導(dǎo)體基底(例如，硅基底)或半導(dǎo)體晶圓(例如，娃晶圓)。在一實施例中，基底100中形成有多個CMOS兀件(未顯不)。在一實施例中，基底200中形成有多個MEMS元件?；?00的上表面上可形成有絕緣層206及承載基底204。絕緣層206的材質(zhì)例如為氧化物、氮化物、氮氧化物、高分子材料或前述的組合。在一實施例中，絕緣層206的材質(zhì)為氧化硅。承載基底204例如可為半導(dǎo)體基底，例如是硅晶圓?；?00可通過形成于下表面上的接墊202而接合于基底100之上。例如，在一實施例中，接墊202與接墊102可分別包括鍺及鋁，并如圖IA所示的彼此接合。在ー實施例中，接墊202及接墊102皆為導(dǎo)電材料。因此，接墊202及接墊102還可形成基底100與基底200之間的導(dǎo)電通路。例如，基底100中的CMO S元件與基底200中的MEMS元件可通過接墊202與接墊102而彼此傳遞電性信號。在一實施例中，可分別對基底100及承載基底204進行薄化制程。在一實施例中，多個預(yù)定切割道SC將基底100與基底200的堆疊晶圓劃分成多個區(qū)域。在后續(xù)封裝與切割制程之后，每ー區(qū)域?qū)⒊蔀橐痪庋b體。在基底200的每一區(qū)域之中，可形成有多條貫穿基底200的縫隙(或開ロ)，其于基底200中劃分出多個彼此不電性連接的導(dǎo)電區(qū)。每ー導(dǎo)電區(qū)可電性連接至相應(yīng)的接墊202。在一實施例中，這些導(dǎo)電區(qū)為基底200中的高摻雜區(qū)域。例如，這些導(dǎo)電區(qū)中可摻雜有高濃度的p型摻質(zhì)。在ー實施 例中，多個接墊202可沿著預(yù)定切割道SC的邊緣排列。接著，如圖IB所示，可部分移除承載基底204以于承載基底204中形成至少ー凹陷208。凹陷208可大抵沿著其中一預(yù)定切割道SC延伸。凹陷208可露出絕緣層206。在一實施例中，可通過光刻及蝕刻制程(例如，干式蝕刻)形成凹陷208。圖2顯示相應(yīng)于圖IB的結(jié)構(gòu)的立體示意圖。如圖2所示,基底200可具有至少ー開ロ，其于基底200中劃分出多個彼此不電性連接的導(dǎo)電區(qū)。在一實施例中，多個開ロ 201a及201b將基底200劃分成多個導(dǎo)電區(qū)203a、203b及203c。這些導(dǎo)電區(qū)因開ロ的隔離而彼此電性絕緣。在一實施例中，可通過光刻及蝕刻制程于承載基底204中形成多個朝基底200延伸的凹陷，例如包括凹陷208、208a及208b。通過對蝕刻制程的參數(shù)及/或蝕刻劑的配方的調(diào)整，可依需求使所形成的凹陷具有特定傾斜程度的側(cè)壁。例如，在圖2的實施例中，所形成的凹陷208、208a及208b可具有傾斜于承載基底204的上表面的側(cè)壁。然應(yīng)注意的是，本發(fā)明實施例不限于此。在其他實施例中，承載基底204中所形成的凹陷可具有大抵垂直于承載基底204的上表面的側(cè)壁。在形成凹陷208、208a及208b之后，可于承載基底204中定義出多個阻擋塊體，例如包括阻擋塊體204a及204b。在此情形下，阻擋塊體的材質(zhì)大抵相同于承載基底。阻擋塊體可分別覆蓋下方的基底200中所對應(yīng)的開ロ。例如，阻擋塊體204a可大抵完全覆蓋基底200中的開ロ 201a，而阻擋塊體204b可大抵完全覆蓋基底200中的開ロ 201b。在ー實施例中，阻擋塊體的寬度等于基底200中的對應(yīng)開ロ的寬度。在另ー實施例中，阻擋塊體的寬度大于基底200中的對應(yīng)開ロ的寬度。雖然，在上述實施例中，通過對承載基底204的圖案化制程而于基底200中的開ロ(例如，201a及201b)上分別形成對應(yīng)的阻擋塊體(例如，阻擋塊體204a及204b)，但本發(fā)明實施例不限于此。在其他實施例中，可先圖案化承載基底204以形成露出絕緣層206的溝槽。接著，于溝槽底部的絕緣層206上，對應(yīng)基底200中的開ロ(例如，201a及201b)的位置形成可完全蓋住開ロ阻擋塊體。在此情形下，所形成的阻擋塊體可由其他材料形成，因此,阻擋塊體的材質(zhì)可不同于承載基底204。在一實施例中，基底200的下表面上可形成有多個接墊202，這些接墊202可延著凹陷208 (或沿著預(yù)定切割道SC)而設(shè)置。每ー導(dǎo)電區(qū)可電性連接至其中一相應(yīng)的接墊而與基底100中的相應(yīng)的CMOS元件電性連接。例如，在一實施例中，導(dǎo)電區(qū)203a可通過圖2所示的接墊202及接墊102而與基底100中的相應(yīng)的CMOS元件電性連接。如圖IC所示，接著于承載基底204之上形成絕緣層210。絕緣層210的材質(zhì)可為氧化物、氮化物、氮氧化物、高分子材料或前述的組合。絕緣層210的形成方式例如是氣相沉積、噴涂、涂布或印刷等。絕緣層210可填入凹陷208之中。接著，如圖IC所示，例如以蝕刻制程移除凹陷底部的部分的絕緣層206及絕緣層210以露出基底200的導(dǎo)電區(qū)。請參照圖2及圖1C，在部分移除絕緣層206及絕緣層210
之后，多個彼此電性絕緣的導(dǎo)電區(qū)于凹陷底部露出。例如，凹陷208可露出基底200的導(dǎo)電區(qū)203a，凹陷208a可露出基底200的導(dǎo)電區(qū)203b，而凹陷208b可露出基底200的導(dǎo)電區(qū)203c。由于阻擋塊體的阻擋，阻擋塊體下方的絕緣層206將保留而不被移除。因此，基底200中的開ロ(例如，開ロ 201a及201b)將完全由上方的絕緣層206與阻擋塊體(例如，阻擋塊體204a及204b)所覆蓋。請繼續(xù)參照圖1C，可接著于承載基底204之上形成圖案化導(dǎo)電層。導(dǎo)電層的材質(zhì)可包括鋁、銅、金、鎳或前述的組合。導(dǎo)電層的形成方式可包括物理氣相沉積、化學(xué)氣相沉積、涂布、電鍍、無電鍍或前述的組合。以下，以采用電鍍制程為例說明ー實施例的圖案化導(dǎo)電層的形成過程。如圖IC所示，于承載基底204之上形成晶種層214。晶種層214的材質(zhì)例如為鋁、銅或前述的組合，其形成方式例如為濺鍍。晶種層214可大抵順應(yīng)性且全面地覆蓋于絕緣層210之上，并與所露出的導(dǎo)電區(qū)(例如，導(dǎo)電區(qū)203a、203b及203c)電性接觸。接著，如圖ID所示，例如通過光刻及蝕刻制程而將晶種層214圖案化以形成圖案化晶種層214a。圖案化晶種層214a可僅電性接觸其中ー導(dǎo)電區(qū)，例如是導(dǎo)電區(qū)203a。晶種層214經(jīng)圖案化之后，還可形成出電性連接其他導(dǎo)電區(qū)(例如，導(dǎo)電區(qū)203b或203c)的圖案化晶種層。由于先前所形成的阻擋塊體(204a及204b)已封住基底200于凹陷底部處的開ロ(例如，開ロ 201a及201b)，因此晶種層214的圖案化過程中所需采用的蝕刻液及/或蝕刻氣體將不會經(jīng)由基底200的開ロ而到達接墊202與接墊102，可確?；?00與基底200之間的接合與電性連接。如圖IE所示，接著可通過電鍍制程而于晶種層214a的表面上電鍍導(dǎo)電材料以形成導(dǎo)電層214b。在一實施例中，導(dǎo)電層214b可包括鎳、金、銅或前述的組合。在一實施例中，在同一道電鍍制程中，亦可于其他晶種層上形成其他導(dǎo)電層。例如，可形成出電性連接導(dǎo)電區(qū)203b或203c的導(dǎo)電層(未顯不)。接著，如圖IF所示，于導(dǎo)電層214b上形成防焊層216。防焊層216具有露出導(dǎo)電層214b的開ロ。接著，可于開ロ所露出的導(dǎo)電層214b之上形成導(dǎo)電凸塊218。如圖IG所示，可沿著預(yù)定切割道SC切割顯示于圖IF的結(jié)構(gòu)而形成多個彼此分離的晶片封裝體。在一實施例中，晶片封裝體包括一第一基底100 ; —第二基底200，設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少ー開ロ(例如，開ロ 201a及201b)，該至少ー開ロ于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)(例如，導(dǎo)電區(qū)203a、203b及203c);—承載基底204，設(shè)置于該第二基底之上；至少ー阻擋塊體(例如，阻擋塊體204a及204b)，對應(yīng)地設(shè)置于該第二基底的該至少一開ロ之上，且大抵完全覆蓋該至少ー開ロ(例如，阻擋塊體204a大抵完全覆蓋開ロ 201a，而阻擋塊體204b大抵完全覆蓋開ロ 201b);—絕緣層210，設(shè)置于該承載基底204的一表面及一側(cè)壁之上；以及ー導(dǎo)電層(214a及214b)，設(shè)置于該承載基底204上的該絕緣層210之上，且電性接觸其中一所述導(dǎo)電區(qū)(例如，導(dǎo)電區(qū)203a)。圖3顯示本發(fā)明ー實施例的晶片封裝體，其中相同或相似的標號用以標示相同或相似的元件。在圖3的實施例中，承載基底204中的露出基底200的導(dǎo)電區(qū)(例如，導(dǎo)電區(qū)203a)的凹陷(例如，凹陷208)的側(cè)壁大抵垂直于承載基底204的上表面。在一實施例中，由于凹陷具有大抵垂直的側(cè)壁，可使凹陷底部的導(dǎo)電層214b與導(dǎo)電區(qū)203a的接觸面積較大，可降低接觸電阻。此外，在一實施例中，基底100上的保護層104還可直接接觸基底200，如圖3所示。 本發(fā)明實施例還可有許多變化。例如，在形成圖案化晶種層214a時，可使承載基底204的凹陷底部上的圖案化晶種層214a不觸及預(yù)定切割道SC而使后續(xù)電鍍之導(dǎo)電層214b亦不觸及預(yù)定切割道SC。換言之，可通過圖案化制程的調(diào)整使所形成的圖案化導(dǎo)電層與預(yù)定切割道SC之間隔有間距而不直接接觸。在此情形下，所形成的防焊層216將于凹陷的底部處包覆導(dǎo)電層的側(cè)邊。換言之，防焊層216包覆導(dǎo)電層的鄰近所接觸導(dǎo)電區(qū)的部分的一側(cè)邊。如此，在后續(xù)切割制程中，切割刀片將不會切割到圖案化導(dǎo)電層，可避免導(dǎo)電層因切割制程而受損或脫落。此外，由于防焊層216包覆導(dǎo)電層的側(cè)邊，可避免導(dǎo)電層氧化或受損。以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進ー步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權(quán)利要求書所界定的范圍為準。
權(quán)利要求
1.一種晶片封裝體，其特征在于，包括 一第一基底; 一第二基底，設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少ー開ロ，該至少ー開ロ于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)； ー承載基底，設(shè)置于該第二基底之上； 至少ー阻擋塊體，對應(yīng)地設(shè)置于該第二基底的該至少一開ロ之上，且大抵完全覆蓋該至少ー開ロ； 一絕緣層，設(shè)置于該承載基底的一表面及一側(cè)壁之上；以及 一導(dǎo)電層，設(shè)置于該承載基底上的該絕緣層之上，且電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)。
2.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在于，該導(dǎo)電層自該承載基底的該表面上的該絕緣層沿著該承載基底的該側(cè)壁朝該第二基底延伸。
3.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在于，還包括 一防焊層，設(shè)置于該導(dǎo)電層之上，其中該防焊層具有露出該導(dǎo)電層的ー開ロ ；以及 ー導(dǎo)電凸塊，設(shè)置于該防焊層的該開ロ之中，且電性接觸該導(dǎo)電層。
4.根據(jù)權(quán)利要求3所述的晶片封裝體，其特征在于，該防焊層包覆該導(dǎo)電層的鄰近所述導(dǎo)電區(qū)中的一導(dǎo)電區(qū)的一部分的一側(cè)邊。
5.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在于，還包括一第一接墊及ー第二接墊，設(shè)置于該第一基底與該第二基底之間，其中該第二接墊接合于該第一接墊之上，且電性連接所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)。
6.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在干，該承載基底的該側(cè)壁傾斜于該承載基底的該表面。
7.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在干，該承載基底的該側(cè)壁大抵垂直于該承載基底的該表面。
8.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在于，還包括一第二導(dǎo)電層，設(shè)置于該承載基底及該絕緣層之上，且電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)，其中該第二導(dǎo)電層不電性連接該導(dǎo)電層。
9.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在干，該至少一阻擋塊體的ー寬度大于或等于該至少ー開ロ的ー寬度。
10.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在于，還包括一第二絕緣層，位于該至少ー阻擋塊體與該至少ー開ロ之間。
11.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在干，該至少一阻擋塊體的材質(zhì)與該承載基底的材質(zhì)相同。
12.根據(jù)權(quán)利要求I所述的晶片封裝體，其特征在干，該至少一阻擋塊體的材質(zhì)與該承載基底的材質(zhì)不同。
13.一種晶片封裝體的形成方法，其特征在于，包括 提供一第一基底； 將ー第二基底設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少ー開ロ，該至少ー開ロ于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)；將ー承載基底設(shè)置于該第二基底之上； 部分移除該承載基底以形成露出該第二基底的所述導(dǎo)電區(qū)的至少ー凹陷； 于該第二基底的該至少ー開口上對應(yīng)地形成至少ー阻擋塊體，其中該至少一阻擋塊體大抵完全覆蓋該至少ー開ロ； 于該承載基底上形成一絕緣層，其中該絕緣層延伸于該至少ー凹陷的ー側(cè)壁之上；以及 于該絕緣層之上形成一導(dǎo)電層，其中該導(dǎo)電層電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)。
14.根據(jù)權(quán)利要求13所述的晶片封裝體的形成方法，其特征在于，還包括在形成該至少ー凹陷之前，薄化該承載基底。
15.根據(jù)權(quán)利要求13所述的晶片封裝體的形成方法，其特征在于，還包括 于該導(dǎo)電層之上形成一防焊層，該防焊層具有露出該導(dǎo)電層的ー開ロ ；以及 于該防焊層的該開口中形成ー導(dǎo)電凸塊，該導(dǎo)電凸塊電性接觸該導(dǎo)電層。
16.根據(jù)權(quán)利要求13所述的晶片封裝體的形成方法，其特征在于，還包括于該絕緣層之上形成一第二導(dǎo)電層，其中該第二導(dǎo)電層電性接觸所述導(dǎo)電區(qū)中的ー導(dǎo)電區(qū)，且該第二導(dǎo)電層不電性連接該導(dǎo)電層。
17.根據(jù)權(quán)利要求16所述的晶片封裝體的形成方法，其特征在于，該第一導(dǎo)電層及該第二導(dǎo)電層的形成步驟包括 于該絕緣層上形成ー導(dǎo)電材料層；以及 將該導(dǎo)電材料層圖案化以形成該第一導(dǎo)電層及該第二導(dǎo)電層。
18.根據(jù)權(quán)利要求17所述的晶片封裝體的形成方法，其特征在于，還包括于該第一導(dǎo)電層及該第二導(dǎo)電層之上電鍍ー導(dǎo)電材料。
19.根據(jù)權(quán)利要求13所述的晶片封裝體的形成方法，其特征在于，還包括對通過該至少ー凹陷的ー預(yù)定切割道進行一切割制程以形成多個彼此分離的晶片封裝體。
20.根據(jù)權(quán)利要求13所述的晶片封裝體的形成方法，其特征在干，該至少一阻擋塊體的形成步驟包括在形成該至少一凹陷時，使部分的該承載基底覆蓋于該第二基底的該至少ー開口上以作為該至少一阻擋塊體。
全文摘要
本發(fā)明提供一種晶片封裝體及其形成方法，該晶片封裝體包括一第一基底；一第二基底，設(shè)置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導(dǎo)電區(qū)；一承載基底，設(shè)置于該第二基底之上；至少一阻擋塊體，對應(yīng)地設(shè)置于該第二基底的該至少一開口之上，且大抵完全覆蓋該至少一開口；一絕緣層，設(shè)置于該承載基底的一表面及一側(cè)壁之上；以及一導(dǎo)電層，設(shè)置于該承載基底上的該絕緣層之上，且電性接觸所述導(dǎo)電區(qū)中的一導(dǎo)電區(qū)。本發(fā)明可有效縮小多晶片封裝結(jié)構(gòu)的體積，且節(jié)省制作成本。
文檔編號H01L23/31GK102774805SQ201210146748
公開日2012年11月14日 申請日期2012年5月11日 優(yōu)先權(quán)日2011年5月13日
發(fā)明者沈信隆, 謝俊池 申請人:精材科技股份有限公司