專利名稱：通過形成加壓的背面介電層控制器件性能的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)。
背景技術(shù)：
由于集成電路的發(fā)明，半導(dǎo)體產(chǎn)業(yè)經(jīng)歷了由各種電子元件(即，晶體管，二極管，電阻器，電容器等)的集成密度的不斷提高所導(dǎo)致的持續(xù)快速發(fā)展。通常，這種集成密度的改進(jìn)來自于最小特征尺寸的反復(fù)減小，允許更多元件被集成在給定的芯片區(qū)域內(nèi)。實際上，這些集成度改進(jìn)實質(zhì)上基本都是二維(2D)的，因為由集成元件所占用的體積基本上位于半導(dǎo)體晶圓表面上。雖然光刻的顯著改進(jìn)導(dǎo)致2D集成電路形成相當(dāng)大的 改進(jìn)，但是仍然存在可以以二維實現(xiàn)的密度的物理限制。這些限制之一是制造這些元件所需的最小尺寸。并且，當(dāng)將越多的器件設(shè)置在一個芯片上時，需要更復(fù)雜的設(shè)計。由于器件數(shù)量增加，其他限制源于器件之間的互連的數(shù)量和長度的顯著增加。當(dāng)互連數(shù)量和長度增加時，電路的RC延時和功耗均增加。在解決以上討論的限制的嘗試中，通常使用三維集成電路(3DIC)和層疊管芯。將硅通孔(TSVs)用在3DIC和疊層芯片中。因此，探索相關(guān)工藝。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供一種集成電路結(jié)構(gòu)，包括半導(dǎo)體襯底#型金屬氧化物半導(dǎo)體(PMOS)器件和η型金屬氧化物半導(dǎo)體(NMOS)器件，位于所述半導(dǎo)體襯底前表面；第一介電層，位于所述半導(dǎo)體襯底的背面上，其中，所述第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給所述半導(dǎo)體襯底，其中，所述第一介電層上覆所述半導(dǎo)體襯底并且與所述PMOS器件和所述NMOS器件中的第一個重疊，并且沒有與所述PMOS器件和所述NMOS器件中的第二個重疊；以及第二介電層，位于所述半導(dǎo)體襯底的背面，其中，所述第二介電層將第二應(yīng)力施加給所述半導(dǎo)體襯底，其中，所述第二應(yīng)力為與第一應(yīng)力類型相反的第二應(yīng)力類型，以及其中，第二介電層與所述PMOS器件和所述NMOS器件中的第二個重疊。優(yōu)選地，所述第一介電層和所述第二介電層中的每個均包括氮化硅。優(yōu)選地，所述第二介電層包括在所述第一介電層上方延伸并且與所述第一介電層接觸的部分。優(yōu)選地，所述第一應(yīng)力類型是拉伸的，并且所述PMOS器件和所述NMOS器件中的第一個是所述NMOS器件。優(yōu)選地，所述第一應(yīng)力類型是壓縮的，并且所述PMOS器件和所述NMOS器件中的第一個是所述PMOS器件。優(yōu)選地，所述集成電路結(jié)構(gòu)進(jìn)一步包括襯底通孔(TSV)，位于所述半導(dǎo)體襯底中；以及金屬焊盤，位于所述半導(dǎo)體襯底的背面上，并且上覆所述半導(dǎo)體襯底，其中，所述金屬焊盤與所述TSV電連接，其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的部分，以及其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。優(yōu)選地，所述第一介電層上覆與所述PMOS器件和所述NMOS器件相同的芯片中的第一導(dǎo)電類型的全部MOS器件并且基本上與所述全部MOS器件重疊，并且基本上沒有與位于所述相同芯片中的第二導(dǎo)電類型的MOS器件中的任何一個重疊，以及其中，所述第一導(dǎo)電類型和所述第二導(dǎo)電 類型為相反的導(dǎo)電類型。根據(jù)本發(fā)明的另一方面，提供一種集成電路結(jié)構(gòu)，包括半導(dǎo)體襯底；襯底通孔(TSV)，從所述半導(dǎo)體襯底的后表面向下延伸至所述半導(dǎo)體襯底的前表面；金屬焊盤，位于所述半導(dǎo)體襯底的背面，并且與所述TSV電連接；第一介電層，在所述半導(dǎo)體襯底的后表面的上方，其中，所述第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給所述半導(dǎo)體襯底；以及第二介電層，位于所述第一介電層上方，并且與所述第一介電層接觸，其中，所述第二介電層將與所述第一應(yīng)力類型相反的第二應(yīng)力類型的第二應(yīng)力施加給所述半導(dǎo)體襯底，以及其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的一部分，其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。優(yōu)選地，所述第一介電層和所述第二介電層中每個均包括氮化硅。優(yōu)選地，所述集成電路結(jié)構(gòu)進(jìn)一步包括位于所述半導(dǎo)體襯底的所述前表面處的P型金屬氧化物半導(dǎo)體(PMOS)器件和η型金屬氧化物半導(dǎo)體(NMOS)器件，其中，所述第一介電層上覆所述PMOS器件和所述NMOS器件中的第一個，并且沒有與所述PMOS器件和所述NMOS器件中的第二個重疊；以及其中，所述第二介電層與所述PMOS器件和所述NMOS器件中的第二個重疊。優(yōu)選地，所述第二介電層與所述PMOS器件和所述NMOS器件均重疊。優(yōu)選地，所述第一應(yīng)力類型是拉伸的，以及所述PMOS器件和所述NMOS器件中的第一個是所述NMOS器件。優(yōu)選地，所述第一應(yīng)力類型是壓縮的，以及所述PMOS器件和所述NMOS器件中的第一個是所述PMOS器件。優(yōu)選地，所述第一介電層上覆與位于芯片中的所述PMOS器件和所述NMOS器件中的第一個的導(dǎo)電類型相同的所有MOS器件并且基本上與所述所有MOS器件重疊，并且基本上沒有與位于所述芯片中的所述PMOS器件和所述NMOS器件中的第二個的導(dǎo)電類型相同的MOS器件的任何一個重疊。根據(jù)本發(fā)明的另一方面，提供一種方法，包括預(yù)先確定在晶圓的半導(dǎo)體襯底中的所選位置處的目標(biāo)應(yīng)力；在所述半導(dǎo)體襯底中形成襯底通孔(TSV);獲得通過所述TSV施加給所述所選位置的第一應(yīng)力；以及選擇用于形成介電層的材料和工藝條件，所述介電層將第二應(yīng)力施加給所述半導(dǎo)體襯底，其中，在所述所選位置處，所述第一應(yīng)力和所述第二應(yīng)力的合成應(yīng)力大體上與所述目標(biāo)應(yīng)力相等；以及使用所述材料和所述工藝條件在所述半導(dǎo)體襯底的背面上形成所述介電層。優(yōu)選地，所述目標(biāo)應(yīng)力基本上為中性應(yīng)力。優(yōu)選地，形成所述介電層的步驟包括在所述半導(dǎo)體襯底的所述背面上形成第一子層；從位于所述晶圓中的基本上所有P型金屬氧化物半導(dǎo)體(PMOS)器件正上方或基本上所有η型金屬氧化物半導(dǎo)體(NMOS)器件的正上方去除所述第一子層；以及在所述第一子層的剩余部分上方形成第二子層，其中，所述第一子層和所述第二子層將具有相反應(yīng)力類型的應(yīng)力施加給所述半導(dǎo)體襯底。優(yōu)選地，所述第一子層和所述第二子層基本上由相同的材料形成，以及其中，用于形成所述第一子層的工藝條件與用于形成所述第二子層的工藝條件不同。優(yōu)選地，獲得所述第一應(yīng)力的步驟包括選自基本上由以下步驟所組成的組在所述半導(dǎo)體襯底的所述位置處測量所述第一應(yīng)力；以及從與所述晶圓不同的樣本晶圓測量所述第一應(yīng)力。優(yōu)選地，從基本由壓應(yīng)力和張應(yīng)力所組成的組中選擇所述目標(biāo)應(yīng)力。


為了更全面地理解實施例及其優(yōu)勢，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中·
圖I至圖7示出根據(jù)各個實施例在制造背面互連結(jié)構(gòu)的中間階段的橫截面圖；圖8至圖10示出了根據(jù)可選實施例包括背面互連結(jié)構(gòu)的管芯的橫截面圖；以及圖11示出了作為PMOS器件和TSV之間的距離的函數(shù)的PMOS器件的飽和電流Idsat的漂移。
具體實施例方式下面，詳細(xì)討論本發(fā)明各實施例的制造和使用。然而，應(yīng)該理解，各實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的創(chuàng)造性的概念。所討論的具體實施例僅僅是說明性的，而不用于限制本發(fā)明的范圍。提供了連接到襯底通孔(TSVs，有時也被稱作硅通孔)的背面互連結(jié)構(gòu)以及形成該背面互連結(jié)構(gòu)的方法。說明了制造實施例的中間階段。討論各種實施例的變型例。在整個附圖和所描述的實施例中，將相同的參考標(biāo)號用于指定相同的元件。參照圖1，提供了包括襯底10的芯片20。芯片20位于晶圓100中，其中，該晶圓包括多個與芯片20相同的芯片。襯底10可以是例如體晶娃襯底(bulk crystalline siliconsubstrate)的半導(dǎo)體襯底，但是該襯底可以包括其它半導(dǎo)體材料，例如，鍺、和碳等。襯底10可以包括其中的η型阱區(qū)域24和P型阱區(qū)域26。雖然圖I中示出了一個η型阱區(qū)域24和一個P型阱區(qū)域26，但是所示的η型阱區(qū)域24可以表示位于芯片20 (或晶圓100)中所有的η型阱區(qū)域，并且所示的P型阱區(qū)域26可以表示位于芯片20 (或晶圓100)中所有的ρ型阱區(qū)域?？蛇x地，沒有形成P型阱區(qū)域，并且相應(yīng)的η型金屬氧化物半導(dǎo)體(NMOS)器件30直接形成在襯底10上，該器件可以為ρ型。集成電路器件可以在襯底10的前面IOA形成。集成電路器件包括P型金屬氧化物半導(dǎo)體(PMOS)器件28和NMOS器件30。類似地，雖然圖I中示出了一個PMOS器件28和一個NMOS器件30，但是所示的PMOS器件28可以表示位于芯片20(或晶圓100)中的所有PMOS器件，并且所示的NMOS器件30可以表示位于芯片20 (或晶圓100)中的所有NMOS器件?；ミB結(jié)構(gòu)32包括形成于其中的金屬線和通孔(未示出)，該互連結(jié)構(gòu)在襯底10上形成并連接至集成電路器件，例如，PMOS器件28和NMOS器件30。金屬線和通孔可以由銅或銅合金制成，并且可能使用鑲嵌工藝形成。互連結(jié)構(gòu)32可能包括層間介電層(ILD)和金屬間介電層(IMDS) 0TSV 34在襯底10中形成，并且從襯底10的前面IOA延伸到襯底10中。隔離層36在TSV 34的側(cè)壁和底部上形成，并且使TSV 34與襯底10電絕緣。隔離層36可以由諸如氮化娃、和氧化娃(例如，原娃酸四乙酯(TEOS, tetra-ethyl-ortho-siIicate)氧化物)等介電材料制成。參照圖2，金屬凸塊40在芯片20的前面的正側(cè)面(在圖3中朝上的側(cè)面)上形成，并且越過芯片20的前面凸出。然后，例如，通過粘合劑48將晶圓100固定在底座46上。在圖3中，實施背面研磨，從而從襯底10的背面去除襯底10的多余部分，直到TSV 34暴露出來?？梢詫嵤┪g刻，從而進(jìn)一步蝕刻襯底10的背表面，從而使得TSV 34可以從襯底10的背表面IOB凸出更多?？梢孕纬杀趁娓綦x層50，從而覆蓋襯底10的背表面10B。在示例性實施例中，背面隔離層50的形成包括均勻形成背面隔離層50，和實施較輕的化學(xué)機械拋光(CMP)來去除背面隔離層50的部分，該背面隔離層的該部分位于TSV 34正上方。相應(yīng) 地，通過背面隔離層50中的開口暴露TSV 34。在可選實施例中，通過蝕刻形成背面隔離層50中的開口，通過該開口暴露TSV 34。例如，背面隔離層50可以由復(fù)合層形成，該復(fù)合層包括氧化娃層和位于氧化層上方的氮化娃層。參照圖4，種子層52也被稱為凸塊下金屬(UBM)，在背面隔離層50和TSV 34上均勻形成該種子層52。UBM 52的可用材料包括銅或銅合金。然而，可以使用諸如鈦的其他金屬。UBM 52也可以由復(fù)合層形成，該復(fù)合層包括鈦層和位于鈦層上方的銅層。在實施例中，使用濺射形成UBM 52。圖4還示出了掩模54的形成。在實施例中，掩模54由光刻膠形成?？蛇x地，掩模54由干膜形成。然后，圖案化掩模54，從而在掩模54中形成開口 56，其中，TSV 34位于開口 56的正下方。在圖5中，通過金屬材料選擇性地填充開口 56，在開口 56中形成再分布線(RDL) 58。在一個實施例中，填充材料包括銅或銅合金，但是也可以使用其他金屬，例如鎳、焊料、鋁、金、其多層，及其組合。填充方法可以包括電化學(xué)電鍍(ECP)、或化學(xué)鍍等。然后，去除掩模54。因此，暴露位于掩模54下方的UBM 52的部分。參照圖6，通過蝕刻去除UBM 52的暴露部分。剩余的RDL 58可以包括RDL帶(也被稱為再分布跡線)52A，RDL帶包括位于TSV 34正上方并連接TSV 34的部分；和可選的RDL焊盤58B，連接RDL帶58A。在圖7及隨后的圖中，由于UBM 52可以由與RDL 58相似的材料形成，所以沒有示出UBM 52，因此該UBM成為RDL 58的一部分。接下來，如圖7所示，均勻形成并且圖案化鈍化層60，從而形成開口 64。鈍化層60可以由氮化物、氧化物等形成。通過鈍化層60中的開口 64暴露RDL焊盤58B的一部分。通過開口 64暴露RDL焊盤58B的中心部分，而可以通過鈍化層60覆蓋RDL焊盤58B的邊緣部分。RDL帶58A可以保持通過鈍化層60覆蓋。由于TSV 34的形成，產(chǎn)生應(yīng)力并通過TSV 34作用于襯底10。與如果沒有在襯底10中形成TSV相比較，應(yīng)力使得PMOS器件28和NMOS器件30的性能產(chǎn)生漂移(drift)。圖11示出了揭示該性能漂移的實驗結(jié)果，其中，通過在第一樣本硅晶圓中形成樣本PMOS器件和NMOS器件和TSV，以及在第二樣本硅晶圓中形成樣本PMOS器件和NMOS器件來獲得該實驗結(jié)果，其中，在第二樣本硅晶圓中沒有形成TSV。將位于第一樣本硅晶圓中的PMOS器件的飽和電流(Idsat)與位于第二樣本硅晶圓中的PMOS器件的飽和電流進(jìn)行比較。Y軸表示在第一樣本硅晶圓中的PMOS器件的飽和電流Idsat漂移的百分比，其中，使用位于第二樣本硅晶圓中的PMOS器件的飽和電流Idsat作為標(biāo)準(zhǔn)來計算漂移。X軸表示相應(yīng)的PMOS器件與TSV的距離。參照線66，當(dāng)鈍化層60是均勻?qū)訒r，飽和電流的漂移在6%至24% (線66)的范圍內(nèi)變化。此外，可以看出，TSV對漂移的影響不均勻，其中對靠近TSV的PMOS器件的影響大于對遠(yuǎn)離TSV的PMOS器件的影響。不均勻的影響導(dǎo)致預(yù)測器件性能困難和電路設(shè)計困難。在實施例中，將鈍化層60被設(shè)計成為具有固有應(yīng)力，并其將應(yīng)力施加于襯底10。因此，PMOS器件28和NMOS器件30的性能被鈍化層60的應(yīng)力影響，并且可以通過調(diào)節(jié)由鈍化層60所施加的應(yīng)力，來降低PMOS器件28和NMOS器件30的性能漂移性。在實施例中，鈍化層可能施加應(yīng)力，該應(yīng)力用于補償由TSV所施加的應(yīng)力，這意味著通過鈍化層60所施加的應(yīng)力抵消了通過TSV所施加的應(yīng)力。例如，如果 TSV 34將張應(yīng)力施加于襯底10，則鈍化層60將壓應(yīng)力施加于襯底10。相反地，如果TSV 34將壓應(yīng)力作用于在襯底10上，則鈍化層60將張應(yīng)力作用于襯底10上。可以將諸如微拉曼光譜儀(Micro-Raman Spectrometer)的器件用于測量由TSV34施加于襯底10的應(yīng)力，然后可以形成鈍化層60來產(chǎn)生應(yīng)力，該應(yīng)力具有與由TSV 34所施加的應(yīng)力完全相同的振幅，但是具有與由TSV 34所施加的應(yīng)力相反的類型，因此，從而使得通過TSV 34和鈍化層60所施加的整個總應(yīng)力可以為中性應(yīng)力(零應(yīng)力)。在該實施例中，中性應(yīng)力也被稱為目標(biāo)應(yīng)力。在可選實施例中，從不同于諸如晶圓100的產(chǎn)品晶圓的樣本晶圓中測量通過TSV 34所產(chǎn)生的應(yīng)力。在可選實施例中，代替補償由TSV產(chǎn)生的應(yīng)力，鈍化層60也可以施加一應(yīng)力，該應(yīng)力具有與通過TSV 34所產(chǎn)生應(yīng)力相同的類型。例如，如果通過TSV 34作用于襯底10的應(yīng)力為張應(yīng)力，則鈍化層60也產(chǎn)生張應(yīng)力。相反地，如果通過TSV 34作用于襯底10的應(yīng)力為壓應(yīng)力，則鈍化層60也產(chǎn)生壓應(yīng)力。這可能有利于PMOS器件28和NMOS器件30之一，從而使得該器件具有更大的驅(qū)動電流。而削弱了 PMOS器件28和NMOS器件30中的另一個。當(dāng)在某些應(yīng)用中，需要改進(jìn)PMOS器件28和NMOS器件30之一時，可以使用該實施例。通常，在以上討論的實施例中，預(yù)先確定通過TSV 34和鈍化層60共同施加的理想目標(biāo)應(yīng)力。測量通過TSV 34所施加的應(yīng)力(來自產(chǎn)品晶圓或樣本晶圓)，并且通過鈍化層60補償預(yù)先確定的目標(biāo)應(yīng)力和TSV 34所施加的應(yīng)力之間的偏差。在以上討論的實施例中，當(dāng)預(yù)先確定的目標(biāo)應(yīng)力是中性應(yīng)力(零應(yīng)力)時，通過鈍化層60所施加的應(yīng)力會完全補償通過TSV34所施加的應(yīng)力。當(dāng)使用微拉曼光譜儀或其他器件來測量通過TSV 34所施加的應(yīng)力時，可以在靠近TSV 34的選擇位置處測量襯底10中的應(yīng)力，例如，在距離TSV34約Ιμπι至約IOym之間的位置處，但是可以使用不同距離。圖7示意性示出了位置61，在該位置處確定期望目標(biāo)應(yīng)力，并且測量通過TSV 34所施加的應(yīng)力。參照圖11，線68示出了從包括鈍化層60的樣本晶圓中所獲得的實驗結(jié)果，該鈍化層60施加補償通過TSV34產(chǎn)生的應(yīng)力的應(yīng)力?？梢钥闯?，性能漂移僅在約-I %和約3%之間的范圍內(nèi)變動，而不是在約6%和約24%之間的范圍內(nèi)變動。除了性能漂移的顯著降低以外，還可以看出性能漂移更均勻，并且對于從2 μ m至8 μ m變動的距離(在PMOS器件和TSV之間)來說，性能漂移的偏差僅為約4%。相應(yīng)地，鈍化層60可以整體上使整個晶圓100上的應(yīng)力更均勻。在可選實施例中，通過鈍化層60所施加的應(yīng)力加強了(而不是補償)通過TSV所施加的應(yīng)力，MOS器件的性能漂移也更加均勻?？梢酝ㄟ^選擇用于鈍化層的適當(dāng)材料和/或調(diào)節(jié)用于沉積鈍化層60的工藝條件來實現(xiàn)鈍化層60的應(yīng)力調(diào)節(jié)。例如，在鈍化層是由氮化硅所形成的實施例中，相應(yīng)的前體可以包括硅烷和氨，并且形成方法可以是等離子體增強化學(xué)氣相沉積(PECVD)或其他的可適用的沉積方法。在實施例中，將UV固化劑量調(diào)整為更大可以導(dǎo)致通過鈍化層60所施加的應(yīng)力具有更大的可伸張性(tensile)，而施加氬碰撞可以導(dǎo)致通過鈍化層60所施加的應(yīng)力具有更大壓縮性，并且鈍化層60的應(yīng)力可以被調(diào)節(jié)為理想的范圍。圖8至圖10示出了根據(jù)可選的實施例的芯片20的橫截面圖。除非另有規(guī)定，這些實施例中的參考標(biāo)號代表了圖I至圖7中所示的實施例中的相同元件。該實施例的最初的步驟基本上與圖I至圖6中所示的基本相同。參照圖8，形成了為復(fù)合層的鈍化層60。鈍化層60包括子層60A和子層60B。在一個實施例中，形成子層60A來上覆PMOS器件28 (可以基本上代表位于芯片20或晶圓100上中的所有的PMOS器件)并與PMOS器件28垂直重 疊，以及形成該子層來上覆η型阱區(qū)域24并與η型阱區(qū)域24垂直重疊。子層60Α可以不被延伸為上覆位于芯片20或晶圓100中的任何一個NMOS器件30或P型阱區(qū)域26并且基本上與位于芯片20或晶圓100中的任何一個NMOS器件30或P型阱區(qū)域26垂直重疊。子層60Β可以延伸，從而上覆位于芯片20或晶圓100中的所有PMOS器件28和NMOS器件30并且基本上與位于芯片20或晶圓100中的所有PMOS器件28和NMOS器件30垂直重疊，并且除了暴露RDL焊盤58Β的區(qū)域外，上覆所有η型阱區(qū)域24和ρ型阱區(qū)域26并且基本上與所有η型阱區(qū)域24和ρ型阱區(qū)域26垂直重疊。在實施例中，子層60Α將壓應(yīng)力施加給襯底10，并且子層60Β將張應(yīng)力施加給襯底10。相應(yīng)地，通過鈍化層60來提高NMOS器件30的性能，而由于子層60Α的形成，較小地影響PMOS器件28的性能。子層60Α和60Β的形成包括均勻形成子層60Α、圖案化子層Α、然后形成子層60Β。形成子層60Α和60Β的工藝條件可以參考在圖7中所示的實施例。在可選實施例中，如圖9所示，形成子層60Α來上覆NMOS器件30 (可以基本上代表位于芯片20或晶圓100中的所有NMOS器件)并與NMOS器件30垂直重疊，以及形成該子層來上覆P型阱區(qū)域26并與P型阱區(qū)域26垂直重疊。子層60Α可以不被延伸為上覆位于芯片20或晶圓100中的PMOS器件28和η型阱區(qū)域24中的任何一個并且基本上與位于芯片20或晶圓100中的PMOS器件28和η型阱區(qū)域24中的任何一個垂直重疊。子層60Β可以延伸，從而上覆所有的PMOS器件28和NMOS器件30并且基本上與所有PMOS器件28和NMOS器件30垂直重疊，并且除了暴露RDL焊盤58Β的區(qū)域以外，上覆所有的η型阱區(qū)域24和P型阱區(qū)域26并且基本上與所有η型阱區(qū)域24和ρ型阱區(qū)域26垂直重疊。在這些實施例中，子層60Α可以將張應(yīng)力施加給襯底10，并且子層60Β可以將壓應(yīng)力施加給襯底10。在又一個實施例中，如圖10所示，形成子層60Α來上覆NMOS器件30 (其可以基本上代表位于芯片20或晶圓100中的所有NMOS器件)并與NMOS器件30垂直重疊，以及該子層形成為上覆P型阱區(qū)域26并與P型阱區(qū)域26垂直重疊。子層60Α可以不被延伸為直接上覆PMOS器件28和η型阱區(qū)域24并且與PMOS器件28和η型阱區(qū)域24垂直重疊。可以形成子層60Β來上覆PMOS器件28 (其可以基本上代表位于芯片20或晶圓100中的所有的PMOS器件)并與PMOS器件28垂直重疊，以及該子層形成為上覆η型阱區(qū)域24并與η型阱區(qū)域24垂直重疊。子層60B可以不延伸來直接上覆NMOS器件30和ρ型阱區(qū)域26并且與NMOS器件30和ρ型阱區(qū)域26垂直重疊。在這些實施例中，基于PMOS器件和NMOS器件的理想性能，可以分別確定用于PMOS器件和NMOS器件的目標(biāo)應(yīng)力，然后計算要通過子層60Α和60Β提供的應(yīng)力，并且使用可選材料和工藝條件相應(yīng)地形成子層60Α和60Β來提供理想的目標(biāo)應(yīng)力。在實施例中，形成位于半導(dǎo)體背面上的介電層來補償通過TSV所施加于器件的應(yīng)力，和/或來提高PMOS器件和NMOS器件之一的性能。介電層可使通過TSV所導(dǎo)致的性能漂移更均勻。根據(jù)實施例，器件包括在半導(dǎo)體襯底的前面的PMOS器件和NMOS器件。第一介電層被設(shè)置在半導(dǎo)體襯底的背面。第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給半導(dǎo)體襯底，其中，第一介電層上覆半導(dǎo)體襯底并且與PMOS器件和NMOS器 件中的第一個垂直重疊，并且沒有與PMOS器件和NMOS器件中的第二個垂直重疊。第二介電層被設(shè)置在半導(dǎo)體襯底的背面。第二介電層將第二應(yīng)力施加給半導(dǎo)體襯底，其中，第二應(yīng)力為與第一應(yīng)力類型相反的第二應(yīng)力類型。第二介電層與PMOS器件和NMOS器件中的第二個垂直重疊。根據(jù)其他實施例，器件包括TSV，其從半導(dǎo)體襯底的后表面向下延伸至半導(dǎo)體襯底的前面。金屬焊盤被設(shè)置在半導(dǎo)體襯底的背面，并且與TSV電連接。第一介電層位于半導(dǎo)體襯底的后表面的上方，其中，第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給半導(dǎo)體襯底。第二介電層位于第一介電層上方，并且與第一介電層接觸，其中，第二介電層將與第一應(yīng)力類型相反的第二應(yīng)力類型的第二應(yīng)力施加給半導(dǎo)體襯底。第一介電層和第二介電層之一包括位于金屬焊盤的邊緣部分的上方并與金屬焊盤的邊緣部分垂直重疊的部分，其中，通過位于第一介電層和第二介電層之一中的開口暴露金屬焊盤的中間部分。根據(jù)其他實施例，方法包括預(yù)先確定位于晶圓的半導(dǎo)體襯底中的可選位置處的目標(biāo)應(yīng)力，以及在半導(dǎo)體襯底中形成TSV。獲得通過TSV施加給選擇位置的第一應(yīng)力。選擇用于形成介電層的材料和工藝條件，該介電層將第二應(yīng)力施加給半導(dǎo)體襯底，其中，在可選位置處，第一應(yīng)力和第二應(yīng)力的合成應(yīng)力基本上與目標(biāo)應(yīng)力相等。使用材料和工藝條件在半導(dǎo)體襯底的背面上形成介電層。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)容易理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實施例基本相同的功能或獲得基本相同結(jié)果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨的實施例，并且多個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 半導(dǎo)體襯底； P型金屬氧化物半導(dǎo)體(PMOS)器件和η型金屬氧化物半導(dǎo)體(NMOS)器件，位于所述半導(dǎo)體襯底前表面； 第一介電層，位于所述半導(dǎo)體襯底的背面上，其中，所述第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給所述半導(dǎo)體襯底，其中，所述第一介電層上覆所述半導(dǎo)體襯底并且與所述PMOS器件和所述NMOS器件中的第一個重疊，并且沒有與所述PMOS器件和所述NMOS器件中的第二個重疊；以及 第二介電層，位于所述半導(dǎo)體襯底的背面，其中，所述第二介電層將第二應(yīng)力施加給所述半導(dǎo)體襯底，其中，所述第二應(yīng)力為與第一應(yīng)力類型相反的第二應(yīng)力類型，以及其中，第二介電層與所述PMOS器件和所述NMOS器件中的第二個重疊。
2.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述第一介電層和所述第二介電層中的每個均包括氮化硅。
3.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述第二介電層包括在所述第一介電層上方延伸并且與所述第一介電層接觸的部分。
4.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述第一應(yīng)力類型是拉伸的，并且所述PMOS器件和所述NMOS器件中的第一個是所述NMOS器件。
5.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述第一應(yīng)力類型是壓縮的，并且所述PMOS器件和所述NMOS器件中的第一個是所述PMOS器件。
6.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，進(jìn)一步包括 襯底通孔(TSV)，位于所述半導(dǎo)體襯底中；以及 金屬焊盤，位于所述半導(dǎo)體襯底的背面上，并且上覆所述半導(dǎo)體襯底，其中，所述金屬焊盤與所述TSV電連接，其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的部分，以及其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。
7.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述第一介電層上覆與所述PMOS器件和所述NMOS器件相同的芯片中的第一導(dǎo)電類型的全部MOS器件并且基本上與所述全部MOS器件重疊，并且基本上沒有與位于所述相同芯片中的第二導(dǎo)電類型的MOS器件中的任何一個重疊，以及其中，所述第一導(dǎo)電類型和所述第二導(dǎo)電類型為相反的導(dǎo)電類型。
8.一種集成電路結(jié)構(gòu)，包括 半導(dǎo)體襯底； 襯底通孔(TSV)，從所述半導(dǎo)體襯底的后表面向下延伸至所述半導(dǎo)體襯底的前表面； 金屬焊盤，位于所述半導(dǎo)體襯底的背面，并且與所述TSV電連接； 第一介電層，在所述半導(dǎo)體襯底的后表面的上方，其中，所述第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給所述半導(dǎo)體襯底；以及 第二介電層，位于所述第一介電層上方，并且與所述第一介電層接觸，其中，所述第二介電層將與所述第一應(yīng)力類型相反的第二應(yīng)力類型的第二應(yīng)力施加給所述半導(dǎo)體襯底，以及其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的一部分，其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。
9.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述第一介電層和所述第二介電層中每個均包括氮化硅。
10.一種方法，包括 預(yù)先確定在晶圓的半導(dǎo)體襯底中的所選位置處的目標(biāo)應(yīng)力； 在所述半導(dǎo)體襯底中形成襯底通孔(TSV)； 獲得通過所述TSV施加給所述所選位置的第一應(yīng)力；以及 選擇用于形成介電層的材料和工藝條件，所述介電層將第二應(yīng)力施加給所述半導(dǎo)體襯底，其中，在所述所選位置處，所述第一應(yīng)力和所述第二應(yīng)力的合成應(yīng)力大體上與所述目標(biāo) 應(yīng)力相等；以及 使用所述材料和所述工藝條件在所述半導(dǎo)體襯底的背面上形成所述介電層。
全文摘要
本發(fā)明公開一種通過形成加壓的背面介電層控制器件性能。一種器件，包括p型金屬氧化物半導(dǎo)體(PMOS)器件和n型金屬氧化物半導(dǎo)體(NMOS)器件，位于半導(dǎo)體襯底的前面。第一介電層被設(shè)置在半導(dǎo)體襯底的背面上。第一介電層將第一應(yīng)力類型的第一應(yīng)力施加給半導(dǎo)體襯底，其中，第一介電層上覆半導(dǎo)體襯底并與PMOS器件和NMOS器件中的第一個重疊，并且沒有與PMOS器件和NMOS器件中的第二個重疊。第二介電層被設(shè)置在半導(dǎo)體襯底的背面上。所述第二介電層將第二應(yīng)力施加給半導(dǎo)體襯底，其中，第二應(yīng)力是與第一應(yīng)力類型相反的第二應(yīng)力類型。第二介電層與PMOS器件和NMOS器件中的第二個重疊。
文檔編號H01L21/98GK102956623SQ20121014771
公開日2013年3月6日 申請日期2012年5月11日 優(yōu)先權(quán)日2011年8月24日
發(fā)明者陳明發(fā), 林宜靜 申請人:臺灣積體電路制造股份有限公司