專利名稱：一次性可編程器件以及集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地說，本發(fā)明涉及ー種一次性可編程器件以及采用了該一次性可編程器件的集成電路。
背景技術(shù)：
一次性可編程器件(one time programming, OTP)由于其跟純邏輯制程完全兼容受到了廣泛的應(yīng)用。在IXD (液晶顯示器)、CXD (電荷耦合器件)、CIS (接觸式圖像傳感器)等領(lǐng)域獲得了普遍的認(rèn)可。 通常一次性可編程器件分為多晶娃eFuse (Poly eFuse)、金屬eFuse (MetaleFuse)等。現(xiàn)有技術(shù)中已經(jīng)提出了利用兩個(gè)邏輯器件設(shè)計(jì)一次性可編程器件的方案。這其中的兩個(gè)邏輯器件分別用于選址和存儲(chǔ)功能，用于存儲(chǔ)的器件由硅化物阻擋層(salicideblock layer, SAB)的氧化物覆蓋。其中,娃化物阻擋層被用于保護(hù)娃片表面,在其保護(hù)下，娃片不與其它Ti, Co之類的金屬形成不期望的娃化物(salicide)。但是由于該器件利用漏端熱載流子注入(hot-carrier injection, HCI)方法實(shí)現(xiàn)編程，漏端和柵極的耦合效率不高影響了熱載流子注入柵極的效率，所以該器件要求的編程電壓一般比較高。另ー方面，隨著器件尺寸的越來(lái)越小，尤其縮小到了納米級(jí)(〈O. Ium),器件的有效溝道長(zhǎng)度越來(lái)越小，對(duì)于正常的器件越來(lái)越要求漏端和柵極的耦合電容小，減少熱載流子注入效應(yīng)的產(chǎn)生。所以在技術(shù)節(jié)點(diǎn)縮小化的過程中，用于存儲(chǔ)的器件和正常器件之間對(duì)熱載流子的要求不一致。因此，希望提供ー種擁有能夠在熱載流子方面相互協(xié)調(diào)的存儲(chǔ)器件和正常器件的一次性可編程器件結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供ー種能夠擁有能夠在熱載流子方面相互協(xié)調(diào)的存儲(chǔ)器件和正常器件的一次性可編程器件結(jié)構(gòu)以及采用了該一次性可編程器件的集成電路。根據(jù)本發(fā)明的第一方面，提供了ー種一次性可編程器件，其包括第一 PMOS器件和右邊的第二 PMOS器件；其中，第一 PMOS器件的第一柵極多晶硅兩側(cè)的側(cè)壁分別由從第一柵極多晶硅依次向外布置的第一主側(cè)墻隔離層、第一主偏移側(cè)墻、第二主側(cè)墻隔離層以及第二主側(cè)墻組成，第二 PMOS器件的第二柵極多晶硅兩側(cè)的側(cè)壁分別由從第二柵極多晶硅依次向外布置的第一次側(cè)墻隔離層、第一次偏移側(cè)墻、第二次側(cè)墻隔離層以及第二次側(cè)墻組成。優(yōu)選地，在上述一次性可編程器件中，第一 PMOS器件的源極有源區(qū)和漏極有源區(qū)中沒有布置輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)；第二 PMOS器件的源極有源區(qū)和漏極有源區(qū)中布置了輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)。優(yōu)選地，在上述一次性可編程器件中，第一 PMOS器件的柵極的第一側(cè)壁多晶硅、第一主側(cè)墻隔離層、第一主偏移側(cè)墻、第二主側(cè)墻隔離層以及第ニ主側(cè)墻上覆蓋了硅化物阻擋層；第二 PMOS器件的第二柵極多晶硅、第一次側(cè)墻隔離層、第一次偏移側(cè)墻、第二次側(cè)墻隔離層以及第二次側(cè)墻上沒有覆蓋硅化物阻擋層。優(yōu)選地，在上述一次性可編程器件中，所述第一 PMOS器件的所述側(cè)第一主側(cè)墻隔離層和所述第二主側(cè)墻隔離層由氧化物構(gòu)成；并且，所述第一 PMOS器件的所述第一主側(cè)墻隔離層和第二主側(cè)墻由氮化物構(gòu)成。優(yōu)選地，在上述一次性可編程器件中，所述第二 PMOS器件的所述第一次側(cè)墻隔離層和所述第二次側(cè)墻隔離層由氧化物構(gòu)成；所述第二 PMOS器件的所述第一次偏移側(cè)墻和所述第二次側(cè)墻由氮化物構(gòu)成。優(yōu)選地，在上述一次性可編程器件中，所述硅化物阻擋層是ー個(gè)氧化物層。優(yōu)選地，在上述一次性可編程器件中，第一 PMOS器件的源極作為所述一次性可編程器件的位線，所述第二 PMOS器件的柵極作為所述一次性可編程器件的選擇柵極，所述第ニ PMOS器件的漏極作為所述一次性可編程器件的選擇線路?！?yōu)選地，在上述一次性可編程器件中，所述一次性可編程器件的編程條件為在選擇線路和襯底上施加OV電壓，在位線和選擇柵極上施加-5. 5V電壓，并且，編程時(shí)采用120us的脈沖寬度。優(yōu)選地，在上述一次性可編程器件中，所述一次性可編程器件的讀取條件為在選擇線路和襯底上施加OV電壓，在選擇柵極上施加-I. 8V電壓，在位線上施加-I. 5V電壓。優(yōu)選地，在上述一次性可編程器件中，所述第一 PMOS器件的源極與所述一次性可編程器件的位線導(dǎo)體相接觸的界面布置了氮化硅層，所述第二 PMOS器件的柵極與所述ー次性可編程器件的選擇柵極導(dǎo)體相接觸的界面布置了氮化硅層，并且，所述第二 PMOS器件的漏極與所述一次性可編程器件的選擇線路導(dǎo)體相接觸的界面布置了氮化硅層。根據(jù)本發(fā)明的第二方面，提供了一種采用了根據(jù)本發(fā)明的第一方面所述的一次性可編程器件的集成電路。根據(jù)本發(fā)明，用于選址的PMOS器件(第二 PMOS器件)有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)，用于減少在溝道方向柵極邊界的橫向電場(chǎng)電壓降，減少熱載流子注入效應(yīng)。其中存儲(chǔ)器件的編程方法用的是熱載流子注入法。用于存儲(chǔ)的PMOS器件(第一 PMOS器件)沒有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)，由此增加在溝道方向柵極邊界的橫向電場(chǎng)電壓降，増加了熱載流子注入效應(yīng)的產(chǎn)生，提高編程效率，減少了編程電壓和功耗。本發(fā)明實(shí)施例提供的一次性可編程器件，對(duì)于正常邏輯器件可以實(shí)現(xiàn)可控的有效溝道長(zhǎng)度，減少熱載流子產(chǎn)生，而對(duì)于存儲(chǔ)器件適當(dāng)?shù)膲埣勇┒烁鷸艠O的耦合面積，増加了耦合系數(shù)，増加了熱載流子的產(chǎn)生，提高編程效率，減少了編程電壓和功耗。


結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中圖I示意性地示出了根據(jù)本發(fā)明實(shí)施例的一次性可編程器件的截面結(jié)構(gòu)圖。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。如圖I所示，根據(jù)本發(fā)明實(shí)施例的一次性可編程器件采用了兩個(gè)PMOS器件(左邊的第一 PMOS器件和右邊的第二 PMOS器件)。需要說明的是，兩個(gè)PMOS器件的左右相對(duì)位 置可以互換。其中，左邊的第一 PMOS器件的柵極的第一側(cè)壁多晶硅Pl兩側(cè)的側(cè)壁分別由從第ー側(cè)壁多晶硅Pl依次向外布置的第一主側(cè)墻隔離層11、第一主偏移側(cè)墻12、第二主側(cè)墻隔離層13以及第二主側(cè)墻14組成。更具體地說，在優(yōu)選實(shí)施例中，第一主側(cè)墻隔離層11和第二主側(cè)墻隔離層13例如由氧化物構(gòu)成，例如ニ氧化硅。并且，第一主偏移側(cè)墻12以及第二主側(cè)墻14例如由氮化物構(gòu)成，例如氮化硅(SiN)。其中，右邊的第二 PMOS器件的第二柵極多晶硅P2兩側(cè)的側(cè)壁分別由從第二柵極多晶硅P2依次向外布置的第一次側(cè)墻隔離層21、第一次偏移側(cè)墻22、第二次側(cè)墻隔離層23以及第二次側(cè)墻24組成。更具體地說，在優(yōu)選實(shí)施例中，第一次側(cè)墻隔離層21和第二次側(cè)墻隔離層23例如由氧化物構(gòu)成，例如ニ氧化硅。第一次偏移側(cè)墻22和第二次側(cè)墻24例如由氮化物構(gòu)成，例如氮化硅(SiN)。需要說明的是，“第一”、“第二”、“主”、“次”等術(shù)語(yǔ)的使用并不用于限制本發(fā)明的結(jié)構(gòu)，而是僅僅用于將各個(gè)部件進(jìn)行彼此區(qū)分。更具體地說，在優(yōu)選實(shí)施例中，第一 PMOS器件的柵極的側(cè)壁多晶硅P1、第一主側(cè)墻隔離層11、第一主偏移側(cè)墻12、第二主側(cè)墻隔離層13以及第二主側(cè)墻14上覆蓋了硅化物阻擋層LO (例如，硅化物阻擋層是ー個(gè)氧化物層，例如ー個(gè)氧化硅層)。更具體地說，在優(yōu)選實(shí)施例中，第二 PMOS器件的柵極多晶硅P2、第一側(cè)墻隔離層21、第一偏移側(cè)墻22、第二側(cè)墻隔離層23以及第ニ側(cè)墻24上沒有覆蓋硅化物阻擋層。即，第二 PMOS器件的柵極上面沒有硅化物阻擋層，由此有可能形成了硅化物。更具體地說，在優(yōu)選實(shí)施例中，第二 PMOS器件的源極有源區(qū)和漏極有源區(qū)中布置了輕摻雜區(qū)Dl和擴(kuò)展注入?yún)^(qū)D2。更進(jìn)ー步優(yōu)選地，第一 PMOS器件的源極有源區(qū)和漏極有源區(qū)中沒有布置輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)。例如，進(jìn)ー步優(yōu)選地，可以在根據(jù)本發(fā)明實(shí)施例的一次性可編程器件的表面布置接觸刻蝕阻擋層(Contact etch stop layer, CESL),例如氮化娃(SiN)的層。本發(fā)明實(shí)施例提供的一次性可編程器件特別適用于縮小到納米級(jí)的技木。本發(fā)明實(shí)施例提供的一次性可編程器件所包含的兩個(gè)PMOS器件分別用于選址和存儲(chǔ)功能。這兩個(gè)PMOS器件的兩個(gè)柵極的側(cè)壁均兩個(gè)側(cè)墻隔離層和兩個(gè)側(cè)墻組成；其中ー個(gè)PMOS器件(第二 PMOS器件)柵極上面沒有硅化物阻擋層的氧化物而形成了硅化物，第ニ PMOS器件具有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)以減少熱載流子注入效應(yīng)；另ー個(gè)PMOS器件(第一PMOS器件)柵極上面由硅化物阻擋層的氧化物覆蓋，沒有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)。根據(jù)本發(fā)明實(shí)施例，用于選址的PMOS器件(第二 PMOS器件)有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)，用于減少在溝道方向柵極邊界的橫向電場(chǎng)電壓降，減少熱載流子注入效應(yīng)。其中存儲(chǔ)器件的編程方法用的是熱載流子注入法。用于存儲(chǔ)的PMOS器件(第一 PMOS器件)沒有輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)，由此增加在溝道方向柵極邊界的橫向電場(chǎng)電壓降，増加了熱載流子注入效應(yīng)的產(chǎn)生，提高編程效率，減少了編程電壓和功耗。本發(fā)明實(shí)施例提供的一次性可編程器件，對(duì)于正常邏輯器件可以實(shí)現(xiàn)可控的有效溝道長(zhǎng)度，減少熱載流子產(chǎn)生，而對(duì)于存儲(chǔ)器件適當(dāng)?shù)膲埣勇┒烁鷸艠O的耦合面積，増加了耦合系數(shù)，増加了熱載流子的產(chǎn)生，提高編程效率，減少了編程電壓和功耗。更具體地說，在優(yōu)選實(shí)施例中，左邊的第一 PMOS器件的源極作為根據(jù)本發(fā)明實(shí)施例的一次性可編程器件的位線BL，右邊的第二 PMOS器件的柵極作為所述一次性可編程器件的選擇柵極SG，右邊的第二 PMOS器件的漏極作為所述一次性可編程器件的選擇線路SL。作為示例，下面描述根據(jù)本發(fā)明實(shí)施例的一次性可編程器件的工作電壓的某些具體情況。 相應(yīng)地，對(duì)于根據(jù)本發(fā)明實(shí)施例的一次性可編程器件，其編程條件為在選擇線路SL和襯底上施加OV電壓，在位線BL和選擇柵極SG上施加-5. 5V電壓，并且，例如，編程時(shí)采用120us的脈沖寬度。其中，編程采用了熱載流子注入效應(yīng)。對(duì)于根據(jù)本發(fā)明實(shí)施例的一次性可編程器件，其讀取條件為在選擇線路SL和襯底上施加OV電壓，在選擇柵極SG上施加-1.8V電壓，在位線BL上施加-1.5V電壓。優(yōu)選地，第一 PMOS器件的源極與一次性可編程器件的位線BL導(dǎo)體相接觸的界面布置了氮化硅層L2。類似地，第二 PMOS器件的柵極與一次性可編程器件的選擇柵極SG導(dǎo)體相接觸的界面布置了氮化硅層，并且，第二 PMOS器件的漏極與一次性可編程器件的選擇線路SL導(dǎo)體相接觸的界面布置了氮化硅層。根據(jù)本發(fā)明的另ー優(yōu)選實(shí)施例，本發(fā)明還提供了一種采用了上述一次性可編程器件的集成電路。可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述掲示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種一次性可編程器件,其特征在于包括第一 PMOS器件和右邊的第二 PMOS器件；其中，第一 PMOS器件的第一柵極多晶娃兩側(cè)的側(cè)壁分別由從第一柵極多晶娃依次向外布置的第一主側(cè)墻隔離層、第一主偏移側(cè)墻、第二主側(cè)墻隔離層以及第二主側(cè)墻組成，第二PMOS器件的第二柵極多晶硅兩側(cè)的側(cè)壁分別由從第二柵極多晶硅依次向外布置的第一次側(cè)墻隔離層、第一次偏移側(cè)墻、第二次側(cè)墻隔離層以及第二次側(cè)墻組成。
2.根據(jù)權(quán)利要求I所述的一次性可編程器件，其特征在于，第二PMOS器件的源極有源區(qū)和漏極有源區(qū)中布置了輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)；第一 PMOS器件的源極有源區(qū)和漏極有源區(qū)中沒有布置輕摻雜區(qū)和擴(kuò)展注入?yún)^(qū)。
3.根據(jù)權(quán)利要求I或2所述的一次性可編程器件，其特征在于，第一PMOS器件的柵極的第一側(cè)壁多晶硅、第一主側(cè)墻隔離層、第一主偏移側(cè)墻、第二主側(cè)墻隔離層以及第二主側(cè)墻上覆蓋了硅化物阻擋層；第二 PMOS器件的第二柵極多晶硅、第一次側(cè)墻隔離層、第一次偏移側(cè)墻、第二次側(cè)墻隔離層以及第二次側(cè)墻上沒有覆蓋硅化物阻擋層。
4.根據(jù)權(quán)利要求I或2所述的一次性可編程器件，其特征在于，所述第一PMOS器件的所述側(cè)第一主側(cè)墻隔離層和所述第二主側(cè)墻隔離層由氧化物構(gòu)成；并且，所述第一 PMOS器件的所述第一主側(cè)墻隔離層和第二主側(cè)墻由氮化物構(gòu)成。
5.根據(jù)權(quán)利要求I或2所述的一次性可編程器件，其特征在于，所述第二PMOS器件的所述第一次側(cè)墻隔離層和所述第二次側(cè)墻隔離層由氧化物構(gòu)成；所述第二 PMOS器件的所述第一次偏移側(cè)墻和所述第二次側(cè)墻由氮化物構(gòu)成。
6.根據(jù)權(quán)利要求I或2所述的一次性可編程器件，其特征在于，所述硅化物阻擋層是一個(gè)氧化物層。
7.根據(jù)權(quán)利要求I或2所述的一次性可編程器件，其特征在于，第一PMOS器件的源極作為所述一次性可編程器件的位線，所述第二 PMOS器件的柵極作為所述一次性可編程器件的選擇柵極，所述第二 PMOS器件的漏極作為所述一次性可編程器件的選擇線路。
8.根據(jù)權(quán)利要求7所述的一次性可編程器件，其特征在于，所述一次性可編程器件的編程條件為在選擇線路和襯底上施加OV電壓，在位線和選擇柵極上施加-5. 5V電壓，并且，編程時(shí)米用120us的脈沖寬度。
9.根據(jù)權(quán)利要求7或8所述的一次性可編程器件，其特征在于，所述一次性可編程器件的讀取條件為在選擇線路和襯底上施加OV電壓，在選擇柵極上施加-I. 8V電壓，在位線上施加-I. 5V電壓。
10.根據(jù)權(quán)利要求7或8所述的一次性可編程器件，其特征在于，所述第一PMOS器件的源極與所述一次性可編程器件的位線導(dǎo)體相接觸的界面布置了氮化硅層，所述第二 PMOS器件的柵極與所述一次性可編程器件的選擇柵極導(dǎo)體相接觸的界面布置了氮化硅層，并且，所述第二 PMOS器件的漏極與所述一次性可編程器件的選擇線路導(dǎo)體相接觸的界面布置了氮化硅層。
11.一種采用了根據(jù)權(quán)利要求I至10之一所述的一次性可編程器件的集成電路。
全文摘要
本發(fā)明提供一次性可編程器件以及集成電路。本發(fā)明的一次性可編程器件包括第一PMOS器件和右邊的第二PMOS器件；其中第一PMOS器件的第一柵極多晶硅兩側(cè)的側(cè)壁分別由從第一柵極多晶硅依次向外布置的第一主側(cè)墻隔離層、第一主偏移側(cè)墻、第二主側(cè)墻隔離層以及第二主側(cè)墻組成，第二PMOS器件的第二柵極多晶硅兩側(cè)的側(cè)壁分別由從第二柵極多晶硅依次向外布置的第一次側(cè)墻隔離層、第一次偏移側(cè)墻、第二次側(cè)墻隔離層以及第二次側(cè)墻組成。第一PMOS器件的柵極的側(cè)壁多晶硅、第一主側(cè)墻，第一主偏移側(cè)墻，第二主側(cè)墻隔離層以及第二主側(cè)墻上覆蓋了硅化物阻擋層。第二PMOS器件的柵極多晶硅、第一側(cè)墻隔離層、第一偏移側(cè)墻、第二側(cè)墻隔離層和第二側(cè)墻上沒有覆蓋硅化物阻擋層。
文檔編號(hào)H01L27/115GK102683351SQ20121016982
公開日2012年9月19日 申請(qǐng)日期2012年5月28日 優(yōu)先權(quán)日2012年5月28日
發(fā)明者肖海波 申請(qǐng)人:上海華力微電子有限公司