一種bcd工藝下的esd器件結構的制作方法
【專利摘要】本發(fā)明的目的在于公開一種BCD工藝下的ESD器件結構，它包括ESD?NMOS單元，所述ESD?NMOS單元上設置有P型有源注入?yún)^(qū)和N型有源注入?yún)^(qū)，所述P型有源注入?yún)^(qū)上連接有VSS端，所述N型有源注入?yún)^(qū)上連接有源極端或者漏極端，所述漏極端的N型有源注入?yún)^(qū)之間通過N阱擴散區(qū)連接，N阱擴散區(qū)的一端為輸入壓焊點的接入端口，N阱擴散區(qū)的另一端為ESD?NMOS單元的漏極端，所述源極端與所述漏極端之間設置有柵極端；與現(xiàn)有的技術相比，采用圓形器件結構，在漏端引入N阱限制silicide（硅化）引起的表面ESD電流集中，有效進行ESD（靜電放電）功率耗散，提高了器件ESD（靜電放電）電流泄放能力，同時更高的面積利用率降低了產品制造成本，實現(xiàn)本發(fā)明的目的。
【專利說明】—種BCD工藝下的ESD器件結構
【技術領域】
[0001]本發(fā)明涉及一種器件結構，特別涉及一種基于B⑶工藝的GCNMOS ESD (柵耦合電 容N型金屬氧化物半導體，靜電放電)器件結構。
【背景技術】
[0002]隨著集成電路的發(fā)展，ESD (靜電放電)對于IC (集成電路)芯片的影響日益嚴重， 特別是在B⑶工藝下，大多數(shù)工藝加入了硅化注入技術，雖然大大降低了器件接觸電阻，但 同時也降低了 ESD器件的可靠性。如何在不增加額外掩膜版在基礎上，設計出一種面積利 用率高，ESD (靜電放電)電流能力強，低成本，又能避免BCD工藝下硅化注入技術對ESD (靜 電放電)不利影響的保護器件結構，越來越成為設計者需要考慮的問題。
[0003]ESD (靜電放電)，廣泛出現(xiàn)在IC (集成電路)的制造、封裝、運輸和使用等過程中， 在以往的應用中，眾多設計者普遍采用的是GGNMOS (柵耦合電容N型金屬氧化物半導體)結 構的ESD (靜電放電)器件來應付普通PIN (封裝引腳)腳的ESD (靜電放電)，通過增加D⑶ (漏到柵的距離)來解決漏端發(fā)熱問題。
[0004]如圖1所示，現(xiàn)有的GCNMOS ESD (柵耦合電容N型金屬氧化物半導體，靜電放電) 器件連接如下:用作ESD的NMOS管10的source (源)端連接到gnd (地)端20，NM0S管10 的gate (柵)端通過柵電阻11連接到gnd (地)端20,NMOS管10的p-substrate (P襯底) 端通過襯底生電阻12連接到gnd (地)端20，NM0S管10的drain (漏)通過輸限流電阻13 連接到需要保護的pad (輸入壓焊點)30。
[0005]如圖2所示，現(xiàn)有的GGNMOS ESD (柵耦合電容N型金屬氧化物半導體靜電放電)器 件開啟和工作時:當pad (輸入壓焊點)上存在ESD (靜電放電)電壓時，高電位使得N+漏區(qū) 到p-substrate (P襯底)的PN結產生反向漏電,該反向漏電流會在p-substrate (P襯底) 寄生電阻上產生一個電壓，并且這個電壓會根據(jù)連接加載到NMOS管的gate (柵)端上，對其 下襯底p_substrate(P襯底)造成反型。這時候寄生的NPN三極管，由于基區(qū)p-substrate (P襯底)電位不斷上升，當p-substrate (P襯底)到其發(fā)射極N+ (NM0S源極)電位達到正 偏時，寄生NPN三極管開啟，同時維持三極管導通的電壓降低至最小值。
[0006]如圖3所示，這個使寄生三極管發(fā)射極正偏的電位就是圖示的Vtl，該電壓為第一 次回掃電壓。如果ESD (靜電放電)電壓過高，超過vt2，即第二次回掃電壓，則器件會發(fā)生 破壞性擊穿，如圖4所不。
[0007]第一次回掃發(fā)生時，ESDNPN結構泄放ESD (靜電放電)電流，即ESD (靜電放電)器 件處于正常工作狀態(tài)。
[0008]由于現(xiàn)今B⑶工藝一般采用了 Silicide (硅化)技術降低半導體表面電阻率，這 使得普通NMOS (N型金屬氧化物半導體)用作ESD (靜電放電)防護時，MOS (金屬氧化物半 導體)器件drain (漏)端的鎮(zhèn)流電阻偏小，在ESD (靜電放電)事件發(fā)生時，電流容易集中 而導致器件的可靠性降低，為了解決這一問題，通常有兩種常用方法:
[0009]1、增加漏端接觸孔到多晶硅柵的距離，這樣會增加面積，從而增加成本；[0010]2、增加一層硅化阻止層，不在ESD (靜電放電)器件的漏端形成硅物，這樣便可增 加接觸孔到硅柵的電阻，使得電流分布均勻，提高電流的瀉放能力；缺點是需要增加一次光 刻工藝從而增加了成本。
[0011]因此，特別需要一種B⑶工藝下的ESD器件結構，已解決上述現(xiàn)有存在的問題。

【發(fā)明內容】

[0012]本發(fā)明的目的在于提供一種B⑶工藝下的ESD器件結構，針對上述現(xiàn)有的技術存 在的缺陷，具有降低制造成本、提高ESD電流泄放能力和提高ESD耐壓的結構特點。
[0013]本發(fā)明所解決的技術問題可以采用以下技術方案來實現(xiàn):
[0014]一種B⑶工藝下的ESD器件結構，其特征在于，它包括ESD NMOS單元，所述ESD NMOS單元上設置有P型有源注入?yún)^(qū)和N型有源注入?yún)^(qū)，所述P型有源注入?yún)^(qū)上連接有VSS 端，所述N型有源注入?yún)^(qū)上連接有源極端或者漏極端，所述漏極端的N型有源注入?yún)^(qū)之間 通過N阱擴散區(qū)連接，N阱擴散區(qū)的一端為輸入壓焊點的接入端口，N阱擴散區(qū)的另一端為 ESDNM0S單元的漏極端，所述源極端與所述漏極端之間設置有柵極端。
[0015]在本發(fā)明的一個實施例中，所述N阱擴散區(qū)的長度為7.0-8.0um，所述N阱擴散區(qū) 覆蓋NMOS的漏極端的有源區(qū)的長度為0.4-0.8um，所述N阱擴散區(qū)位于場氧化物下長度為
0.6-1.0um0
[0016]進一步，優(yōu)選地，所述N阱擴散區(qū)的長度為7.5um，所述N阱擴散區(qū)覆蓋NMOS的漏 極端的有源區(qū)的長度為0.55um，所述N阱擴散區(qū)位于場氧化物下長度為0.Sum。
[0017]在本發(fā)明的一個實施例中，所述ESD NMOS單元呈圓形。
[0018]在本發(fā)明的一個實施例中，所述ESD NMOS單元內部設置有接觸孔，所述接觸孔為 圓形結構。
[0019]本發(fā)明的B⑶工藝下的ESD器件結構與現(xiàn)有技術相比具有如下特點:
[0020]第一、在普通GCNMOS (柵耦合電容N型金屬氧化物半導體)結構基礎上，使用了有 源區(qū)、N型注入?yún)^(qū)、P型注入?yún)^(qū)、多晶硅層、N阱擴散區(qū)和接觸孔刻蝕層等共9層常用mask(光 罩)，沒有額外增加光刻版；
[0021]第二、通過改變器件結構來去掉漏端的表面silicide (硅化)JfESD (靜電放電) 電流驅趕到更深的N阱上，從而使功率耗散區(qū)域更深，而不至于集中在器件表面；另一方 面，在漏區(qū)引入N阱，相當于把原來寄生NPN管的集電極深度增加，從而增加了寄生NPN管 導通后的電流收集能力，大大提高ESD (靜電放電)器件可靠性和ESD (靜電放電)電流泄放 能力。
[0022]第三、將器件結構設計為圓形，可以在面積不變的情況下，增加MOSFET (金屬氧化 物半導體)的有效溝道寬度，也增加了寄生ESDNPN管的等效發(fā)射極面積，同時保證各個方向 導通條件一致，ESD (靜電放電)器件均勻觸發(fā)，防止器件部分觸發(fā)引起的電流集中，提高面 積利用率和器件性能。
[0023]本發(fā)明的B⑶工藝下的ESD器件結構，與現(xiàn)有的技術相比，采用圓形器件結構，在 漏端引入N阱限制silicide (硅化)引起的表面ESD電流集中，有效進行ESD (靜電放電) 功率耗散，提高了器件ESD (靜電放電)電流泄放能力，同時更高的面積利用率降低了產品 制造成本，實現(xiàn)本發(fā)明的目的。[0024]本發(fā)明的特點可參閱本案圖式及以下較好實施方式的詳細說明而獲清楚地了解。 【專利附圖】

【附圖說明】
[0025]圖1為現(xiàn)有的GCNMOS ESD器件的電路原理圖；
[0026]圖2為現(xiàn)有的GCNMOS ESD器件的版面示意圖；
[0027]圖3為現(xiàn)有的GCNMOS ESD器件的剖面示意圖；
[0028]圖4為現(xiàn)有的GCNMOS ESD器件的擊穿回掃IV曲線示意圖；
[0029]圖5為本發(fā)明的B⑶工藝下的ESD器件結構的版面示意圖；
[0030]圖6為本發(fā)明的B⑶工藝下的ESD器件結構的剖面示意圖。
【具體實施方式】
[0031]為了使本發(fā)明實現(xiàn)的技術手段、創(chuàng)作特征、達成目的與功效易于明白了解，下面結合具體圖示，進一步闡述本發(fā)明。
[0032]如圖5和圖6所示，本發(fā)明的B⑶工藝下的ESD器件結構，它包括ESD NMOS單元 100，所述ESD NMOS單元100上設置有P型有源注入?yún)^(qū)200和N型有源注入?yún)^(qū)300，所述P 型有源注入?yún)^(qū)200上連接有VSS端，所述N型有源注入?yún)^(qū)300上連接有源極端S或者漏極端D，所述漏極端D的N型有源注入?yún)^(qū)300之間通過N阱擴散區(qū)400連接，N阱擴散區(qū)400 的一端為輸入壓焊點的接入端口，N阱擴散區(qū)400的另一端為ESD NMOS單元的漏極端D，所述源極端S與所述漏極端D之間設置有柵極端Gate。
[0033]在本發(fā)明中，所述N阱擴散區(qū)400的長度為7.0-8.0um，所述N阱擴散區(qū)400覆蓋 NMOS的漏極端的有源區(qū)的長度為0.4-0.Sum,所述N阱擴散區(qū)400位于場氧化物下長度為
0.6-1.0um。
[0034]優(yōu)選地，所述N阱擴散區(qū)400的長度為7.5um,所述N阱擴散區(qū)4覆蓋NMOS的漏極端D的有源區(qū)的長度為0.55um，所述N阱擴散區(qū)400位于場氧化物下長度為0.Sum。
[0035]在本發(fā)明中，所述ESD NMOS單元100呈圓形，所述ESD匪OS單元100內部設置有接觸孔110，所述接觸孔110為圓形結構。
[0036]本發(fā)明的B⑶工藝下的ESD器件結構采用了場氧化層下N阱無硅化物的特點，可以利用N阱自身電阻有效耗散ESD (靜電放電)熱能。同時在寄生NPN管開啟的時候其集電極，由薄層N+變?yōu)镹well (N阱)，相當于增大了集電極面積，能更有效泄放ESD (靜電放電)電流。
[0037]所述ESD NMOS單元100做成圓形結構，可以使各個NM0S(N型金屬氧化物半導體) 所處環(huán)境大致相同，使各個單元能同時開啟，從而保證了整體ESD (靜電放電)電流能力。
[0038]通過器件尺寸和器件總溝道寬度計算可以發(fā)現(xiàn)，在相同版圖面積上，本發(fā)明的B⑶ 工藝下的ESD器件結構具有更高的器件利用率，利用總器件寬度/總器件面積可以得到: 圓形器件總器件寬度/總器件面積~0.11775，而常用方形器件總器件寬度/總器件面積 ≈ 0.07143。由此看出相同的器件溝道寬度下，圓形器件更節(jié)省面積。
[0039]以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點。本行業(yè)的技術人員應該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進，這些變化和改進都落入要求保護的本發(fā)明范圍內，本發(fā)明要求保護范圍由所附的權利要求書及其 等效物界定。
【權利要求】
1.一種B⑶工藝下的ESD器件結構，其特征在于，它包括ESD NMOS單元，所述ESD NMOS 單元上設置有P型有源注入?yún)^(qū)和N型有源注入?yún)^(qū)，所述P型有源注入?yún)^(qū)上連接有VSS端， 所述N型有源注入?yún)^(qū)上連接有源極端或者漏極端，所述漏極端的N型有源注入?yún)^(qū)之間通過 N阱擴散區(qū)連接，N阱擴散區(qū)的一端為輸入壓焊點的接入端口，N阱擴散區(qū)的另一端為ESD NMOS單元的漏極端，所述源極端與所述漏極端之間設置有柵極端。
2.如權利要求1所述的BCD工藝下的ESD器件結構，其特征在于，所述N阱擴散區(qū)的長 度為7.0-8.0um,所述N阱擴散區(qū)覆蓋NMOS的漏極端的有源區(qū)的長度為0.4-0.8um,所述N 阱擴散區(qū)位于場氧化物下長度為0.6-1.0um。
3.如權利要求2所述的B⑶工藝下的ESD器件結構，其特征在于，優(yōu)選地，所述N阱擴 散區(qū)的長度為7.5um，所述N阱擴散區(qū)覆蓋NMOS的漏極端的有源區(qū)的長度為0.55um，所述 N阱擴散區(qū)位于場氧化物下長度為0.Sum。
4.如權利要求1所述的B⑶工藝下的ESD器件結構，其特征在于，所述ESDNMOS單元 呈圓形。
5.如權利要求1所述的B⑶工藝下的ESD器件結構，其特征在于，所述ESDNMOS單元 內部設置有接觸孔，所述接觸孔為圓形結構。
【文檔編號】H01L27/02GK103456730SQ201210170175
【公開日】2013年12月18日 申請日期:2012年5月29日 優(yōu)先權日:2012年5月29日
【發(fā)明者】陳宏冰, 陳忠志, 曾珂, 徐敏 申請人:上海騰怡半導體有限公司